Цифровой компандер

 

Изобретение относится к вычис10 лительной технике и технике связи. Его использование в системах цифрового радиовещания и звукозаписи позволяет расширить функциональные возможности за счет обеспечения перемещения символов. Цифровой компандер содержит блоки 5, 6 оперативной памяти, блок 7 вьгоода и блок 3 управления . Благодаря введению анализатора 1 старших разрядов, формирователя 2 порядка мантиссы и формирователя 4 адресов обеспечивается одновременное перемежение и сжатие информации .-- 5 з.п. ф-лы, 5 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

„„SU„„1427575 Д1 и 4 Н 03 М 7/50

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К Д BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4104040/24-24 (22) 15, 08, 86 (46) 30,09.88. Бюл. В 36 (71) Ленинградский электротехнический институт связи им. проф. М.А.Бонч-Бруевича (72) А.М.Стефанов (53) 681.325 (088.8) (56) Патент CIJA Р 4467315, кл. Н 03 К 13/24, 1984.

Авторское свидетельство СССР

1163476, кл. Н 03 М 3/00, 1983. (54) ЦИФРОВОЙ КОМПАНДЕР (57) Изобретение относится к вычисги лительной технике и технике связи.

Его использование в системах цифрового радиовещания и звукозаписи позволяет расширить функциональные возможности за счет обеспечения перемещения символов. Цифровой компандер содержит блоки 5, 6 оперативной памяти, блок 7 вывода и блок 3 управления. Благодаря введению анализатора 1 старших разрядов, формирователя 2 порядка мантиссы и формирователя 4 адресов обеспечивается одновре» менное перемежение и сжатие информации.— 5 з.п. ф-лы, 5 ил.

1427575

25 Изобретение относится к вычисли.редьной технике и технике связи и может быть использовано в системах цифрового радиовещания и звукозаписи, Цель изобретения — повышение помехозащищенности формируемого кода эа счет обеспечения перемежения симво - лов.

На фиг.1 приведена блок-схема циф- 10 рового компандера, на фиг.2 — выполнение анализатора старших разрядов и формирователя порядка мантисс; на фиг.3-5 — примеры выполнения соответственно формирователя адресов, 15 блока вывода и блока управления.

Цифровой компандер содержит (фиг. 1) анализатор 1 старших разрядов, формирователь 2 порядка мантисс, блок 3 управления, формирователь 4 20 адресов, первый и второй блоки 5 и 6 оперативной памяти и блок 7 вывода.

На фиг.1 обозначены информационный вход 8, тактовый вход 9, вход 10 синхронизации и выход 11.

Анализатор 1 старших разрядов выполнен (фиг.2) на первом — четвертом ключах 12-15, элементе 16 ИЛИ и регистре 17 сдвига, число К разрядов которого равно числу старших 30 разрядов входного кода, Формирователь 2 порядка мантисс выполнен (фиг.2) на счетчике 18, ключе 19 и регистре 20 сдвига, число m разрядов которого m > lop(K+1). На фиг.2 обозначены первый — третий управляющие входы 21-23 анализатора

1, первый — третий управляющие входы

24-26 формирователя 2 и выходы 27 формирователя 2. 40

Формирователь 4 адресов выполнен (фиг.3) на блоке 28 ключей, элементе

29 ИЛИ, первом и втором преобразователях 30 и 31 кода, сумматоре 32, первом — четвертом мультиплексорах 45

33-36, На фиг.3 обозначены информационные входы 37, первые и вторые адресные входы 38 и 39, управляющий вход 40 и выходы 41.

Блоки 5 и 6 оперативной памяти (БОП) могут быть выполнены на оперативных запоминающих устройствах.

Блок 7 вывода выполнен (фиг.4) на первом — пятом ключах 42-46, первом и втором элементах 47 и 48 НЕ, элементе 49 ИЛИ и триггере 50,. На фиг.4 обозначены первый — третий информационные входы 51-53, первый третий управляющие входы 54-56.

Блок 3 управления выполнен (фиг,5) на первом и втором счетчиках 57 и 58, распределителе 59 импульсов, триггере 60, первом и втором ключах 61 и

62. На фиг.5 обозначены первый— одиннадцатый, двенадцатые и тринадцатые выходы 63-75.

Преобразователи 30, 31 кода в формирователе 4, а также распределитель 59 в блоке 3 могут быть реализованы на постоянных запоминающих устройствах (ПЗУ), Цифровой компандер работает следующим образом.

Отсчеты (выборки) аналогового сигнала поступают со входа 8 на инфорMRIJHoHHbBI вход анализатора 1 старших разрядов и на информационный вход каждого из блоков 5 и 6 в цифровой форме в виде линейных и-разрядных кодовых комбинаций.

В каждом отсчете первый (старший) разряд несет информацию о полярности аналогового сигнала, а остальные — î его мгновенном абсолютном значении. Разряды отсчетов поступают на вход 8 компандера со скоростью, соответствующей частоте F внешнего генератора опорной частоты (вход 9) ° При этом моменты смены номеров разрядов в отсчетах совпадают с тем или иным фронтом импульсов опорной частоты, например передними.

Отсчеты поступают на вход 8 устройства со скоростью, соответствующей частоте синхронизации Р = F /n (вход 10). При этом моменты .начала каждого отсчета совпадают с тем или иным фронтом импульсов синхронизации, например передним. И отсчетов образуют интервал компандирования (ИК) длительностью = N/Fc = N n/F

В течение в зависимости от четности ИК один из блЪков 5, 6 оперативной памяти работает в режиме записи, а другой — в режиме считывания, Оба БОП 5, 6 по тактовому входу (разрешения выборки) тактируются импульсами Р так, что в первой половине периода Т = 1/Г работа БОП запрещена. В это время осуществляется смена номера разрядов отсчетов и адресов соответствующих БОП.

Пусть в i-ом ИК БОП 5 работает в режиме записи, а БОП 6 — в режиме считывания. Тогда в течение этого

ИК сигнал записи формируется блоком

3 управления во второй половине каж1427575

iz 21 3 ...К-, (К+1), 1 2 3 ...К (К+1}л

° а ° nq

° ° ° ng

° ° ° ° ° ° ° ° ° ° ° ° ° ° ° В °

1н 2Ч Зм ° ° ° K „(V+1 )

Ф...n„

Одновременно с формированием в

БОЛ 5 матрицы (1) анализатор 1 старших разрядов определяет номер и самого старшего из К старших разрядов, следующих сразу после первого (знакового), значение которого отлично от нуля хотя бы в одном из И отсчетов данного ИК. Осуществляется это путем формирования блоком 1 по сигналам блока 3 К-разрядной комбинации

Я Б ...S«„, где индексы означают номера К анализируемых старших разрядов отсчетов, следующих сразу после первого (знакового). Значение каждого разряда этой комбинации onдогo такта Тр по тактоному входу (разрешения записи} БОИ 5, а сигнал сч).тывания — по аналогичному входу

БОП 6. Отсчеты i-rn ИК накапливаются в БОП 5 в виде матрицы размером N n: где 1, 2, 3, .. °, К, ..., n — номера разрядов отсчета, а индексы — номера отсчетов в ИК. С этой целью блок 3 управления последовательно и синхрон;но с частотами Fo u F c формирует 1-разрядные адреса столбцов и r-разрядные адреса строк соответственно.

Эти адреса через формирователь 4 поступают на соответствующие адресные входы БОП 5. Как видно из матрицы (1), :1-разрядное двоичное число последова тельно по тактам F< проходит все состояния от нулевого до состояния, соответствующего и. Оттуда же r-разрядное двоичное число последовательно и синхронно с F< проходит все состояния от нулевого до состояния, соответствующего N. Так как Рс = Fo /n, то каждое изменение состояния r-разрядного двоичного числа происходит .в момент перехода 1-разрядного двоичного числа из n-ro состояния в нулевое. Таким образом каждое состояние (1+г)-разрядного двоичного .числа определяет элементарную команду (шаг} в пределах каждого данного ИК. Это двоичное число используется для управления формирователем 4 адресов, который в рассматриваемом i-ом;ИК фор мирует адреса строк и столбцов для

БОП 6.

55 ределяетгя в результате N операций ло гиче ско rn суммирования

S = 2„U2 U...U2

Бg g= Sg U3i iU3 11...UQ, ° ° ° ° ° ° ° ° ° ° ° ° ° ° ° ° ° ° ° ° (2)

S„,„= SÄU(K+1)Ä U(K+1},U...U(K+1), =

S USúU ° ° ° US - UK UKÄ ° ° ° UKìU (К+1)» U

11(К+1), U... (К+1)„, где 2,3,...,(К+1) — номера К старших разрядов отсчетов, а индексы при них — номера отсчетов в ИК.

Иа (2) видно, что К-разрядная комбинация S S ... S „„„в общем случае состоит из двух непрерывных последовательностей: нулевой S S ... Sy q и единичной 51и... Sq . Количество нулей в нулевой последовательности соответствует числу Х старших разрядов, следующих сразу после первого и на протяжении данного ИК (во всех отсчетах данного ИК) сохраняющих нулевые значения ° Эти разряды в мантиссы не входят (" отбрасываются" ).

Тогда количество единиц в единичной последовательности соответствует числу Y = К-Х "отбрасываемых" в данном ИК младших разрядов отсчетов.

После анализа блоком 1 (К+1}-го разряда N-го отсчета и по сигналу блока 3 управления комбинация

Б, Яз...Б к „ поразрядно поступает с выхода анализатора 1 на информационный вход формирователя 2, который по сигналу блокз 3 и в соответствии с числом Х формирует m-разрядное (m)lop(K+1)) двоичное число. Последнее представляет собой порядок мантисс данного ИК в двоичном представлении чисел с плавающей запятой. Порядок определяет число "отбрасываемых" старших разрядов отсчетов„ сле-! дующих сразу после первого. Порядок

1 определяет номер разряда в отсчетах, после которого следуют вторые старшие разряды соответствующих мантисс.

Первым старшим рasрядом мантисс является первый (знаковый) разряд отсчетов.

С началом следующего (i+1)-ro

ИК m-разрядное двоичное число переписывается на выходы формирователя

2 по соответствующему сигналу" блока

3. Одновременно с этим БОП 5 переходит в режим считывания, а БОП 6 — в режим записи. Кроме того, по соот1427575 ветствующему сигналу блока 3 адресные входы БОП 6 подключаются через формирователь 4 адресов к 1+г выходам блока 3. Адресные входы БОП 5 подключаются к 1+г выходам блока 4.

По тому же сигналу управления с бло .ка 3 блок 7 вывода в это. ИК выбира: ет в качестве информационного выход

БОП 5. Состояние выхода БОП 6 для 10 блока 7 становится безразличным.

Блок 7 вывода реализует одну из следующих операций: передача на выход 11 устройства информации, поступающей с выхода того БОП, который в 15 данном ИК работает в режиме считывания; передача на выход 11 устройства разрядов порядка, поступающих с выхода формирователя 2, переход по выходу в состояние, соответствующее фор- р мированию защитного временного интервала.

Переход от выполнения одной операции к выполнению другой осуществляется блоком 7 по сигналам управления блока 3. Эти сигналы управления формируются в соответствии с требуемой в данной системе структурой цифрового сигнала.

При формировании части цифрового 30 сигнала, состоящей из разрядов мантисс, блок 7 пропускает на выход 11 устройства в рассматриваемом (1+1) ом

ИК информацию, поступающую с выхода

БОП 5. При этом каждой элементарной команде (состоянию (1+r)-разрядного двоичного числа) на выходе формирователя 4 адресов формируется определенная пара адресов В1 С . Текущий адрес

j-ой строки В1 выбирается блоком 4 4п непосредственно из совокупности гразрядных адресов строк В р (нулевое состояние всех r разрядов), В<, В„, „, Значения адресов В,В„. ..В„, соответствуют первой, второй,..., 4б

N-ой строкам матрицы (1). Текущий адрес q-го:столбца С образуется путем сдвига соответствующего адреса А (кроме Л) из исходной совокупности 1-разрядных адресов столб- бО цов А (нулевое состояние всех 1 разрядов), А,...,А „ „ „ на величину

M порядка (m-разрядное двоичное число) . С, = А, и С0 = Л +М при всех значениях 1, отличных от нуля, Порядок следования пар адресов В С в течение ИК соответствует требуемой на выходе 11 компандера в данной системе структуре цифрового сигнала.

При формировании части цифрового сигнала, состоящей из разрядов поряцка, блок 7 вывода пропускает на выход 11 информацию, поступающую с m-го выхода формирователя 2. Начиная с этого момента по соответствующему сигналу управления блока 3 блок 2 поочередно формирует на этом выходе все m разрядов порядка. При этом считывание разрядов порядка происходит без стирания их в блоке 2. По окончании считывания последнего разряда порядка блок 7 либо снова пропускает, на выход 11 информацию с выхода БОП 5, либо устанавливается в состояние, . соответствующее формированию защитного временного интервала. При передаче на выход 11 разрядов порядка или при формировании защитного временного интервала значения пар адресов

В> Сс, могут быть любыми. Поэтому в это время исходные адреса В и А . (n-К-1(q (n) могут быть использованы для целей управления какими-либо внешними устройствами.

С момента начала и в течение (i+2)-ro ИК на выходе 11 формируется сигнал, состоящий из разрядов мантисс и порядка (i+1)-ro ИК и защитных временных интервалов.

Все операции выполняются блоками устройства синхронно с импульсами опорной частоты F>. .Анализатор 1 старших разрядов и формирователь 2 порядка мантисс (фиг,2) работают следующим образом.

С приходом первого разряда первого отсчета (первый такт F в пределах

ИК) ключи 12-15 закрыты, регистр 17 находится в режиме хранения, ключ 19 открыт, а регистр 20 находится в режиме параллельной записи информации по входам D. Таким образом, первым тактом F регистр 20 переписывает содержимое счетчика 18 (m-разрядное двоичное число), С приходом второго разряда первого отсчета регистр 17 сигналом блока 3 по входу V переводится в режим сдвига информации, поступающей на его вход D с выхода элемента 16 ИЛИ. В результате вторым тактом F> второй разряд этого отсчета фиксируется в младшем разряде регистра 17 (Sz< = 2 ), где двойной индекс означает номер разряда в отсчете и номер отсчета в ИК соответственно, число — номер разряда разря" да в отсчете, индекс — номер отсчета

7 1427 в ИК. В этом же такте F счетчик 18 сигналом.:блока 3 по,входу R устанавливается в нулевое- состояние, а регистр 20 сигналом блока 3 по входу

5 до конца ИК переводится в режим сдвига информации, поступающей на его вход V„ c выхода его m-го (старшего) разряда. Ключ 19 сигналом блока

3 либо закрыт (режим хранения регист- 1п ра 20), либо . открыт. В последнем случае регистр 20 последовательно перезаписывает через m-ый разряд содержимое всех своих ш разрядов.

В течение этого времени осуществля- 15 ется передача разрядов порядка на выход 11 устройства. Начиная .с третьего и по (К+1)-ый разряды первого отсчета сигналом блока 3 открьвается ключ 12 и через элемент 16 ИЛИ в ре- 20 гистр 17 последовательно вводятся результаты суммирования Sy = Б 031, S4) 834 U4q... ° ) $(к 1)л = Бк U(K+1)g °

После этого ключ 12 закрьвается, а рЕгистр 17 переходит в режим хране- 25 ния. Ключ 12 в каждом отсчете работает одинаково. С приходом второго разряда второго отсчета сигналом блока 3 открывается ключ 13 и в младшем разряде регистра 17 фиксируется 30

Sn = 2„U2z. Начиная с третьего и по (К+1)-ьпr разряды этого отсчета, в регистр 17 вводятся значения резульатов суммирования Sgg 522 USE) НЗ = — S g ИЗ„БЗ, SP = Бз2 ИЯд U4 $35

Sqz U4aU42, .. ° S(qqq) S ãUS(vqq)„U

U(K+1)g = Sg U(K+1) U(K+1) . После этого ключи 12 и 13 закрьваются, а регистр 17 опять переходит в режим хранения. Во всех остальных отсчетах 4р данного ИК, за исключением N-ro, анализатор 1 старших разрядов работает аналогично. С приходом (К+2)-ro разряда N-го отсчета ключи 12 и 13 закрываются, но регистр 17 остается 45 в режиме сдвига, а с входа R счетчи-. ка 18 формирователя 2 снимается сигнал установки нуля до прихода второго разряда первого отсчета следующего ИК. Разряды сформированной в 5п регистре 17 К-разрядной комбинации

S>Sy...Я„ < поступают с выхода его старшего разряда на вход управления ключа 14, Таким образом, импульсы опорной частоты F проходят через ключи 14 и 15 на счетный вход счетчика 18 лишь при нулевых значениях разрядов комбинации S S ...S<+1 . В результате счетчик 18 формирует дво-.

575 ичное число, соответствующе количеству нулевых позиций этой комбинации. После считьвания последнего ее разряда клич 15 эакрьвается, а регистр 17 переходит в режим хранения.

В следующем ИК с приходом второго разряда первого отсчета процедура формирования порядка повторяется.

Формирователь 4 адресов (фиг.3) р, ботает таким образом.

В ПЗУ (преобразователь 31 кода) записаны С F o r-разрядных адресов, которые в общем случае состоят из последовательностей определенных информационных адресов строк (В 1

3 матрицы (1), разделенных последовательностями "пустых" адресов. В ПЗУ преобразователя 30 кода записаны

ГР, 1-разрядных адресов, которые в общем случае состоят из последовательностей определенных информационных адресов столбцов (А о матрицы (1), разделенных последовательностями "пустых" адресов. "Пустые" последовательности адресов соответствуют формированию на выходе 11 ком пандера защитного временного интервала или передаче на его выход m разрядов порядка. Информационные адреса записаны в соответствующих ПЧУ в таком порядке, что каждая пара соответствует определенному символу в выходном цифрсвом сигнале компандера.

При считывании с выходов преобразователя 30 адреса А первого столбца матрицы (1) ьо сигналу с элемента

29 ИЛИ все-ш ключей блока 28 закрыты. В результате Ао без изменения проходит на выход сумматора 32. В любом другом случае ключи блока 28 открыты и на выходах сумматора 32 образуется 2-разрядный адрес С

= Л + М. С 1 выходов сумматора 32 адреса С, поступают на 1 первых входов мультиплексоров 33 и 36. Оба преобразователя 30, 31 .управляются (1+r) ðàçðÿäíûì двоичным числом, поступающим с соответствующих выходов блока 3 управления. При этом 1 разрядов этого двоичного числа подключены и к 1 вторым входам мультиплексоров ЗЗ и 36, à r разрядов — к r первым входам мультиплексоров 3 и

35, Таким образом на 1 выходах мультиплексоров 33 и 36 образуютсй адреса столбцов БОП 5 и БОП 6 соответст, венно, а íà r выходах мультиплексоров 34 и 35 — адреса строк БОП 5 и

1427575

БОП 6 соответственно. Мультиплексоры 33-36 работают по сигналу, поступающему на вход V каждого из них с выхода блока 3. Так, например, в четных ИК все мультиплексоры 33-36 пропускают на свои выходы информацию, поступающую на их верхние (фиг.3) входы. Это соответствует работе БОП

5 в режиме записи, а БОП 6 — в режиме считывания. Тогда в нечетных ИК мультиплексоры 33-36 будут пропускать на свои выходы информацию, поступающую на их нижние (фиг.3) входы.

При этом БОП 5 работает в режиме счи- 15 тывания, а БОП 6 — в режиме записи.

Блок 7 вывода (фиг,4) работает так

При передаче на выход 11 компандера разрядов порядка сигналом блока 20

3 ключ 46 открыт, а ключи 43 и 45 посредством элемента 48 НЕ закрыты.

Разряды порядка через открытый ключ

46, элемент 49 ИЛИ и триггер 50 поступают на выход 11. В течение за- 25 щитного временного интервала сигнал управления, поступающий на четвертый вход элемента 49 ИЛИ, устанавливает на его выходе (при данной реализации) потенциал логической еди- 30 ницы. При передаче на выход 11 компандера разрядов мантисс ключи 43 и

45 открыты, а ключ 46 закрыт. В зависимости от четности ИК по соответствующему сигналу управления либо открыт ключ 44, а ключ 42 закрыт, либо наоборот. Информация с выхода соответствующего БОП через соответствующие открытые ключи, элемент 49 ИЛИ и триггер 50 поступает на выход 11 ком- 40 пандера. Информационный сигнал на выходе БОП при считывании имеет место только в течение второй половины такта Fo . На выходе компандера информационный сигнал должен присутствовать 4б в течение всего такта F . С этой целью используется триггер .50, который по тактам Р регистрирует информацию, поступающую íà erî вход D с выхоца элемента 49 ИЛИ. 50

В блоке 3 управления (фиг.5) счетчик 57 работает синхронно с тактами

Fо, а счетчик 58 — по тактам F . Для повышения надежности синхронизации с началом каждого отсчета счетчик 57 устанавливается в нулевое состояние синхросигналом Рс, поступающим на его вход R установки нуля. Каждое состояние счетчиков 57 и 58 в совокупности определяет элементарную команду в пределах ИК, С выходов распределителя 59 импульсов (ПНУ) в пределах ИК считываются сигналы управления, обеспечивающие работу компандера (при реализации сигналов управления аппаратным путем потребовались бы значительные материальные затраты). С началом первого отсчета (началом ИК) счетчик 58 переходит иэ состояния N-1 в нулевое, тем самым изменяя состояние триггера 60, который работает в счетном режиме. Таким образом на выходах триггера 60 формируется сигнал, значение которого соответствует четности ИК, Например, если в четном ИК на прямом и инверсном выходах триггера 60 присутствуют потенциалы логической единицы и логического нуля соответственно, то в нечетном ИК вЂ” наоборот. В соответствии с состояниями выходов триггера

60 либо закрыт ключ 61 и открыт ключ

62; либо наоборот. Следовательно, импульсы опорной частоты Р, используемые и в качестве импульсов записи, поступают через соответствующий ключ либо на вход разрешения записи БОП 6, либо на аналогичный вход БОП 5.

Для изменения структуры цифрового сигнала (т.е. перемещения символов) необходимо и достаточно лишь заменить ПЗУ в формирователе 4 адресов и блоке 3 управления.

Таким образом, цифровой компандер позволяет формирователь цифровой сигнал любой наперед заданной структуры, что делает возможным его использ ов ан ие при р аз личных ме т одах з ащиты от ошибок, т. е. в широком классе систем.

Формула изобретения

1. цифровой компандер, содержащий первый и второй блоки оперативной памяти, информационные входы которых объединены, выходы второго и первого блоков оперативной памяти соединены соответственно с первым и вторым информационными входами блока вывода, выход которого является выходом компандера, блок управления, первый и второй выходы которого соединены с управляющими входами соответственно первого и второго блоков оперативной памяти, третий — пятый выходы блока управления соединены соответственно

1427575

l 2. с первым — третьим управляющими входами блока вывода, о т л и ч а ю— шийся тем,, .что,,с целью повышения помехозащищенности формируемого .5 кода за счет обеспечения перемежения символов, в компандер введены формирователь порядка мантисс, формирова тель адресов и анализатор старших разрядов, информационный вход которого объединен с информационным входом первого блока оперативной памяти и является информационным входом компандера, тактовьп вход анализатора старших разрядов объединен с тактоBblMH входами блоков оперативной памяти формирователя порядка мантисс, блока вывода и блока управления и является тактовым входом компандера, вход синхронизации блока управления является входом синхронизации компандера, выход анализатора старших разрядов соединен с информационным входом формирователя порядка мантисс, выходы которого, кроме последнего, 25 подключены к соответствующим информационным входам формирователя адресов, управляющий вход которого подключен к пятому выходу блокА управления, шестой — одиннадцатьп выходы 30 которого соединены соответственно с первым — третьим управляющими входами анализатора старших разрядов и первым — третьим управляющими входами формирователя порядка мантисс, пос" ледний выход которого подключен к соответствующему информационному входу формирователя адресов и третьему информационному входу блока вывода, двенадцатые и тринадцатые 40 выходы блока управления подключены соответственно к первым и вторым адресным входам формирователя адресов, первые — четвертые выходы которого соединены соответственно с первыми 45 и вторыми адресными входами первого и второго блоков оперативной памяти.

2. Компандер по п.1, о т л и ч аю шийся тем, что анализатор старших разрядов выполнен на ключах, gg регистре сдвига и элементе ИЛИ, первый вход которого является инфо1мационным входом анализатора, выход элемента ИЛИ соединен с информационным входом регистра сдвига, выход первого разряда которого соединен с управляющим входом первого ключа, выход К-го разряда регистра сдвига (К вЂ” число старших разрядов входного кода) соединен с управляющими входами второго и третьего ключей, информационные входы первого и второго ключей являются соответственно первым и вторым управляющими входами анализатора, информационньп вход третьего ключа объединен с тактовым входом регистра сдвига и является тактовым входом анализатора, выходы первого, второго и третьего ключей соединены соответственно со вторым и третьим входами элемента ИЛИ и информационным входом четвертого ключа, управляющий вход которого объединен с управляющим входом регистра сдвига и является третьим управляющим входом анализатора, выход четвертого ключа является выходом анализатора.

3. Компандер по п.1, о т л и ч аю шийся тем, что формирователь порядка мантисс выполнен на счетчике, регистре сдвига и ключе, информационньп вход которого является тактовым входом формирователя, счетный вход и вход обнуления счетчика и управляющие входы ключа и регистра сдвига являются соответственно информационным и первым — третьим управляющими входами формирователя, выходы счетчика и выход ключа соединены соответственно с параллельными и тактовым входами регистра сдвига, первьгй — (m-1)-й выходы которого (m )ilnp .К+1) — порядок мантиссы в данном z;zlòåðzlàëå компандирования) являются соответствующими выходами форм..рователя, m-f выход регистра сдвига подключен к его последовательному входу и является ш-м выходом формирователя. ц. Компандер по п.1, о т л и ч аю шийся тем, что формирователь адресов выполнен на первом и втором преобразователях кода, сумматоре, элементе ИЛИ, первом — четвертой мультиплексорах и блоке ключей, информационные входы которого являются информационными входами формирователя, выходы блока ключей соединены с первыми входами сумматора, выходы которого подключены к первым информационным входам первого и четвертого мультиплексоров, вторые информационные входы которых объединены с соответствующими первыми входами преобразователей кода и являются первыми адресными входами формирователя, вы:ходы первого преобразователя кода соединены с вторыми входами сумматора и входами элемента ИЛИ, выход которого соединен с управляющим входом блока ключей, вторые входы преобразователей кода объединены с первыми информационными входами второго и

I третьего мультиплексоров и являются

) фторыми адресными входами формирователя, выходы второго преобразователя кода соединены с вторыми информационными входами второго и третьеГо мультиплексоров, управляющие входы всех мультиплексоров объединены и являются управляющим входом формирователя, выходы первого — четвертого мультиплексоров являются соответст:венно первыми — четвертыми выходами формирователя.

S. Компандер по п.1, о т.л и— ч а ю шийся тем, что блок вывода выполнен на первом — пятом ключах, первом и втором элементах НЕ, элементе ИЛИ и триггере, тактовый вход которого является тактовым входом блока, выход первого элемента HE соединен с управляющим входом первого ключа, выход которого соединен с информационным входом BTO рого ключа,.выход третьего ключа соединен с информационным входом четвертого ключа, выход второго элемента НЕ соединен с управляющими входами второго и четвертого ключей, выход,л которых и выход пятого ключа подключены к первому — третьему входам элемента ИЛИ, выход которого соединен с информационным входом триггера, информационные входы первого, третьего и пятого ключей являются соответственно первым — третьим информационными входами блока, вход второго

14 элемента HE объединен с управляющим входом пятого ключа и является первым управляющим входом блока, четвертый вход элемента ИЛИ является вторым

5 управляющим входом блока, вход первого элемента HE объепинен с управляющим входом третьего ключа и является третьим управляющим входом блока, выход триггера является выходом блока.

6, Компандер по п.1, о т л и ч аю шийся тем, что блок управления выполнен на первом и втором счетчиках, распределителе импульсов, триггере и первом и втором ключах, информационные входы которых объединены со счетным входом первого счетчика и являются тактовым входом блока, вход обнуления первого счетчика объединен со счетным входом второго счетчика и является входом синхронизации блока, выход переполнения второго счетчика подключен к тактовому входу триггера, инверсный выход которого соединен с его информационным входом и управляющим входом второго ключа, выходы первого и второго ключей и первый и второй выходы распределителя импульсов являются соответственно первым — четвертым выходами блока, прямой выход триггера соединен с управляющим входом первого ключа и является пятым выходом блока, третий — восьмой выходы распределителя импульсов являются соответственно шестым — .одиннадцатым выходами блока, выходы первого и второго счетчиков подключены соответственно к .Ф

40 первым и вторым входам распределителя импульсов и являются двенадцатыми и тринадцатыми выходами блока.

1427575

27i

273

1427575

10

68

6У

71

72

73

Фид. 5

Составитель О. Ревинский

Техред М.Дидык

Корректор Л.Патай

" Редактор Н.Горват

Тираж 929

В11ИИПИ Государственного комитета СССР по. делам изобретений и.открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 4865/55

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4