Устройство для отладки микроэвм

 

Изобретение относится к вычислительной технике и может быть использовано для настройки, отладки с пециализированных микроЭВМ. Целью изобретения является уменьшение времени отладки. Устройство содержит регистр 1 адреса останова, блок 2 останова по адресу, блок 3 останова по обращению к стеку, блок 4 останова по признаку начала команды, элемент ИЛИ 5, группу схем 6 сравнения, регистр 7 зоны останова, первый элемент И 8, группу элементов ИЛИ 9, второй элемент И 10, блок 11 готовности. Изобретение позволяет повысить эффективность и сократить сроки отладки за счет обеспечения адресного останова при обращении к определенной области памяти. 5 ил. a $

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (1l) Ai (я) 4 С 06 F 11/28

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ВСР;6юак=ц Ъ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ, .,...

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4115454/24-24 (22) 08.09.86 (46) 23. 10.88. Бюл. И 39 (72) В.А. Каустов, Я.И. Торошанко, В.С. Погорелов, P.Ã. Нуриманов, С.Г. Овраменко и В.В. Вдовиченко (531 681.3 (088.8) (56) Патент США Р 4308581. кл. С 06 F 11/00, опублик. 1981.

Авторское свидетельство СССР

Р 1247877, кл. G 06 F 11/00, 29.07.85. (54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ МИКРОЭВМ (57) Изобретение относится к вычислительной технике и может быть использовано для настройки, отладки специализированных микроЭВМ. Целью изобретения является уменьшение времени отладки. Устройство содержит регистр

1 адреса останова, блок 2 останова по адресу, блок 3 останова по обращению к стеку, блок 4 останова по признаку начала команды, элемент ИЛИ

5, группу схем 6 сравнения, регистр

7 зоны останова, первый элемент И 8, группу элементов ИЛИ 9, второй элемент И 10, блок 11 готовности. Изобретение позволяет повысить эффективность и сократить сроки отладки sa счет обеспечения адресного останова при обращении к определенной области памяти..5 ил.

1432531

Изобретение относится к вычислительной технике и может быть использовано для настройки, îтладки и про" верки работы специализированных микроЭВМ.

Цель изобретения — уменьшение времени отладки за счет обеспечения. адресного останова при обращении к определенной области памяти s зависи- 10 мости от типа выполняемого цикла.

На фиг. 1 представлена функциона льная схема устройства; на фиг. 2 — 4 схемы блоков адресного останова соот, ветственно по обращению к памяти или 15 внешним устройствам, по обращению к стеку и по признаку начала команды; на фиг. 5 — одна из возможных реали заций схемы адресного останова по зо» не памяти. 20

Устройство для отладки микроЭВМ (фиг. 1) содержит регистр 1 адреса останова, блок 2 останова по адресу, блок 3 ос ганова по обращению к стеклу и блок 4 адреса останова по признаку начала команды, элемент ИЛИ 5, группу схем 6 сравнения, регистр 7 зоны адресов, первый элемент И 8,, группу элементов ИЛИ 9, второй элемент И 10, блок 11 готовности, вход 30

12 адреса устройства, выходы отлаживаемой микроЭВМ: разрешения ввода 13, разрешения вывода 14, разрешения чтения памяти 15, разрешения записи в память 16, разрешения обращения к сте.35 ку 17, признака начала команды 18, синхронизации микропроцессора 19, тактового генератора 20; вход 21 готовности отлаживаемой микроЭВМ и входы устройства: вход 22 останова по 40 адресу, вход 23 пуска, вход 24 задания режимов. Блоки 2 и 3 связаны между собой двусторонней шиной 25. Группа схем 6 сравнения содержит N элементов сравнения 6.1,...,6.1,..., 45

6.N-1, 6.N, где N — количество зон останова. Все разряды регистра 1 адреса останова разделены íà (N-1) групп, каждая i-я группа содержит m; разрядов (m„.= 1.2,...,m,), при этом М-я группа содержит старшие разряды регистра 1. Аналогично разделен на группы разрядов вход 12 адреса устройства. Выходы каждой i-й группы регистра 1 и входы 12 подключены к вхо- 55 дам i-й схемы 6 сравнения. Группа элементов ИЛИ 9 содержит N-1 элементов

ИЛИ 9.1,...,9.1,...,9.N-1, при этом первые входы каждого элемента ИЛИ 9.j подключены к выходу схемы 6 сравнения б.i (j i).

Блок 2 останова по адресу (фиг.2) содержит первый режимный регистр 26, группу элементов И 27, элемент И 28 и элемент ИЛИ 29. Разряды DO, D1, D2 и

03 режимного регистра 26 задают соответственно режимы адресного останова

s циклах ввода, вывода, чтения памяти и записи в память.

Блок 3 останова по обращению к стеку (фиг. 3) содержит второй режимный регистр 30, группу элементов

И 31 и элемент ИЛИ 32. Разряды BO u

В1 второго режимного регистра 30 задают режимы адресного останова при обращении соответственно к стековой области памяти и к памяти, не являющейся стековой зоной.

Выходы ВО, В1, D2 и D3 режимных регистров 30 и 26 образуют двустороннюю шину 25.

Блок 4 останова по признаку начала команды (фиг. 4) содержит третий режимный. регистр 33, группу элементов

И 34 и элемент ИЛИ 35. Разряды СО и

Cf регистра 33 задают режимы адреснот

ro останова при чтении кода команды и чтения операндов команды.

Алгоритм функционирования блоков

2-4 представлен в виде логических функций F2, F3 и F4 соответственно.

Сигналы, которые подаются на входы этих блоков с выходов отлаживаемой, микроЭВМ, обозначены следующим образом: РВв — разрешение ввода (вход 13)

РВыв — разрешение вывода (вход 14), РЧт — разрешение чтения памяти (вход

15), РЗ вЂ” разрешение записи в память (вход 16), РСт - разрешение обращения к стеку (вход 17), НК - признак начала команды (вход 18). Тогда логические функции F2, F3 и F4, описывающие работу блоков 2-4, имеют слецующий вид:

F3 = РСт РЗп ° D3 ВОч РСт РЗп D3 В1V

РСт РЧт D2 ВОЧ РСт РЧт D2 В1; (2) (3) Г4 = НК CO Ч НК С!.

Регистр 7 зоны адресов, группа схем 6 сравнения, группа элементов

ИЛИ 9 и второй элемент И 10 представляют собой программированную схему

F2 РВв DO Ч РВыв П1 V РЧт !)2 ВО В1ч

РЗп D3 ВО Ol Ч DO D1. D2 D3; (1) режим поцикловогo прохождения программы, шаговый режим покомандного прохождения программы.

Устройство для отладки микроЭВМ в указанных выше режимах работает следующим образом.

Общий режим останова по адресу производится при установленных в ну-. левое состояние всех разрядов регистра 7 зоны адресов, первого 26, второго 30 и третьего 33 режимных регистров. При наличии высокого уровня на входе 22 устройства и при равенстве адресов, приходящих на входы схем

6 сравнения из шины 12 адреса и регистра 1 адреса останова, единичный уровень появляется на первом входе блока 11, что ведет к появлению сигнала низкого уровня на входе 21 готовности отлаживаемой микроЭВМ, вызывающего ее останов. Общий останов по зоне адресов происходит при установке в единичное состояние сигнала на входе 22 устройства, при появлении на входе 12 кодов, принадлежащих одной зоне, определяемой установкой соответствующего разряда регистра 7 зоны адресов в единичное состояние и при нулевом состоянии разрядов

D0,...,D3 первого реяимного регистра

26. При этом на все входы первого элемента И 8 поступан т сигналы высокого уровня, и первый вход блока 11 готовности устанавливается в единичное состояние, после чего по синхронизирующему сигналу в цепи 19 на выходе 21 готовности появляется сиг нал низкого уровня.

Останов по адресу либо зоне адресов при записи и чтении памяти, запи си и чтении стека, записи и чтении областей памяти, не являющейся стеком, вводе и выводе информации во внешнее устройство производится при появлении соответствующих одноименных сигналов на входах 13-17 и установленных в единичное состояние соответствующих режиму останова разрядов первого 26 и второго 30 режимных регистров. При этом сигнал высокогоуровня поступает на второй вход первого элемента И 8 через элемент ИЛИ 9 с выходов блока 2 и (или) в соответ" ствии с логическими выражениями (1) и (2). Например, режим останова по зоне адресов при записи в память, не являющуюся стеком, организовывается путем установки в единичное состоя3

1432531 сравнения, обеспечивающую останов по определенной области памяти. Единичный сигнал на выходе j-го разряда регистра 7 обеспечивает адресный ос- .5 танов при обращении к памяти, или внешним устройствам, адреса которых определены старшими 1+1,...,И-й группами разрядов адреса, т.е., сигнал сравнения на выходе элемента И 10 не >g зависит от младших разрядов адреса, входящих в группы 1,...,j.

На фиг. 5 показан пример конкретной реализации программируемой схемы сравнения. Она состоит из четырех 15 четырехразрядных схем 6. 1. 6.2, 6.3 и 6.4 сравнения, трех двухвходовых элементов ИЛИ 9.1, 9.2 и 9.3, четырехвходового элемента И 10 и трехразрядного регистра эоны адресов (показаны 20 разряды регистра А0; А1 и А2). Когда все разряды регистра зоны адресов в нулевом состоянии, сравниваются все

16 разрядов входных слов (режим непосредственного сравнения). Если раз- 25 ряд АО регистра зоны адресов находится в единичном состоянии, сравниваются только старшие 12 разрядов входных слов и определяется их принадлежность одной и той же 16-байтной 3р зоне. При единичном состоянии разряда

А1 и разряда А2 регистра зоны адресов определяется принадлежность входных слов одной и той же 256-байтной и

4096-байтной зоне соответственно. Такая организация позволяет организовать режимы останова .по различным зонам адресов, причем размер зона задается оператором.

Устройство для отладки микроЭВМ 40 обеспечивает следующие аппаратные режимы отладки: общий останов по адресу либо зоне, останов по адресу либо зоне адресов при записи в ОЗУ микроЭВМ, при записи в стек, при записи в 4 область ОЗУ, не являющуюся стеком; останов по адресу либо зоне адресов при чтении памяти, при чтении стека, при чтении области памяти, не являющейся стеком; останов по адресу либо 50 зоне адресов при вводе информации из внешнего устройства, останов по адресу либо зоне адресов при выводе информации во внешнее устройство, останов по адресу либо зоне адресов при чтении кода команды, останов по адресу либо зоне адресов при чтении операндов команды, а также комбинации в выше перечисленных режимов, шаговый

5 14325 ние сигнала на входе 22 устройства, разрядов D3 первого режимного регистра 26, В1 второго режимного регистра

30 и одного из разрядов регистра 7 зоны адресов, задающего требуемый размер эоны. На регистре 1 адреса останова устанавливается один из адресов интересующей зоны. При сравнении ,: старших разрядов входа 12 адреса и 10 регистра 1 адреса останова на первом входе первого элемента И 8 формирует ся сигнал высокого уровня. В соответствии с выражением (2) выход блока 3

i F3 устанавливается в единичное состо- 1б

1 яние и сигнал высокого уровня приходит на второй вход первого элемента И 8; первый вход блока 11 готовности устанавливается в единичное состоя: ние., à íà входе 21 готовности отла- 20, :живаемой микроЭВМ устанавливается сигнал низкого уровня, по которому микроЭВМ переходит s режим ожидания (останова).

Режим останова по адресу либо по 26 зоне адресов при чтении кода команды органиэовывается установкой в единичное состояние разрядов D3 первого режимного регистра 26 и третьего режимного регистра 33 и соответствующей gp установке регистров зоны адресов 7 и адреса останова 1.

Останов по адресу либо зоне адресов при чтении операндов команды достигается установкой в единичное состояние разрядов D3 первого режимного регистра 26 и С1 третьего режимного регистра 33.

Устройство для отладки микроЭВМ, содержащее блок останова по адресу, регистр адреса останова, блок готовности, первый элемент И, причем пер- 4> вый — четвертый входы блока останова по адресу соединены соответственно с выходами разрешения ввода, разрешения вывода,разрешения чтенияи разрешения записи устройства, вход останова по адресу устройства соединен с первым входом первого элемента И, выход которого соединен с первым входом блока готовности, второй — шестой входы которого являются соответственно входами пуска, задания режимов, синхронизации, тактовым и признака начала команды устройства, выход блока готовности является выходом останова устройства, о т л и ч а ю щ е е с я тем, что, с целью уменьшения времени отладки в устройство введены блок останова по обращению к стеку, блок адреса останова по признаку начала команды, регистр зоны адресов, группа схем сравнения, группа элементов ИЛИ, второй элемент И, элемент ИЛИ, причем первый, второй и третий входы блока останова по обращению к стеку являются входами устройства и подключены соответственно к выходам разрешения обращения к стеку, разрешения записи и разрешения чтения отслеживаемой микроЭВМ, выход блока останова по обращению к стеку соединен с первым входом элемента ИЛИ, вход признака начала команды устройства соединен с входом блока останова по признаку начала команды, выход которого соединен с вторым входом элемента ИЛИ, выход блока останова по адресу соединен с третьим входом элемента ИЛИ, выход которого соединен с вторым входом первого элемента И, выход каждого разряда регистра адреса останова, соединен с первым входом соответствующей схемы сравнения группы, каждый адресный вход устройства соединен с вторым входом соответствующей схемы сравнения группы, каждая схема сравнения группы, кроме схемы сравнения старших разрядов адреса группы, соединена с входом соответствующего элемента ИЛИ группы, выход схемы сравнения старших разрядов адреса группы соединен с (i+1)-м входом второго элемента И, выходы -х элементов ИЛИ группы (i 1 N-1, N — - количество зон останова) соединены с соответствующими входами второго элемента И, выход ко-;--торого соединен с третьим входом первого элемента И, каждый i-й выход регистра зон останова соединен с (i+i)-ми входами всех элементов ИЛИ группы, блок останова по адресу через двустороннюю магистраль соединен с блоком останова по обращению к стеку.

1432531

Р2 33 Bl 80

Шина l5

1432531

) 432531

ШИИТ

0m рог

Фиг.5

Составитель М. Сигалов

Техред М.Дидык

Редактор Е, Папп

Корректор М. Васильева

Закаэ 5442/42 Тирам 704

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Проиэводственно-полиграфическое предприятие, r, Укгород, ул. Проектная, 4