Преобразователь двоичного кода в двоично-десятичный

 

.СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ . РЕСПУБЛИН (51) 4 Н 03 1 1 7 12

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО.ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3904233/24-24 (22) 03.06.85 (46) 23.11.88. Бюл. Р 43 (72) А.Г.Кобринский и И.А.Цейтлин (53) 681.325(088.8) (56) Авторское свидетельство СССР

Ф 637808, кл. G 06 F 5/02, 1974.

Авторское свидетельство СССР

11 1078422, кл. G 06 F 5/02, 1982 ° (54) (57) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО

КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ, содержащий входной регистр, первый шифратор, двоично-десятичный сумматор, распределитель импульсов, группы элементов

И, группы из и элементов ИЛИ, где и - число групп элементов И, первые входы элементов И )-й группы (j=2-и) соединены с (j-1) выходом распределителя импульсов, тактовый вход которого является входом пуска преобразователя и соединен с первыми входами элементов И первой группы, выходы группы тех разрядов регистра входного числа, значения весов которых не содержат единиц в одноименных разрядах, соединены с вторыми входами элементов И соответствующей группы„ а выходы i-й (i=1-п) группы разрядов регистра входного числа соединены с входами i-го элемента ИЛИ группы, входы регистра входного числа являют„„Я0„„1439745 А 1 ся информационными входами преобразователя, выход конца преобразования которого является выходом старшего разряда распределителя импульсов, выходы элементов И всех групп, кроме второй, соединены с соответствующими входами первого шифратора, о т л и ч а ю шийся тем, что, с целью упрощения преобразователя, он содержит регистр суммы, регистр слагаемого второй шифратор, а двоично-десятичный сумматор выполнен последовательным, причем первый и второй информационные входы последовательного двоично-десятичного сумматора соединены с выходами старших разрядов регистра суммы и регистра слагаемого соответсгвенно, тактовые входы которых и тактовый вход последовательного двоично-десятичного сумматора соединены с тактовым входом преобразователя, выходы которого являются выходами регистра слагаемого, разрядные входы регистра слагаемого и регистра суммы соединены соответственно с выходами первого и второго шифраторов выход последовательного двоично-десятичного сумматора соединен с входом младшего разряда регистра суммы, входы второго шифратора соединены с выходами соответствующих элементов И второй группы.

1439745

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении преобразователей кодов ° 5

Пель изобретения — упрощение преобразователяя.

На чертеже изображена структурная схема преобразователя °

Преобразователь содержит распреде-1О литель 1 импульсов, группы элементов

И 2, входной регистр 3, последоватальный двоично-десятичный сумматор

4, группу элементов ИЛИ 5, элементы

6 управляемой задержки распределите- !5 ля 1 импульсов, первый шифратор 7, вход 8 пуска преобразователя, выход

9 конца преобразования, регистр 10 слагаемого, регистр 11 суммы, второй шифратор 12. 20

Предлагаемый преобразователь работает следующим образом.

Рассмотрим сначала работу устройства при условии, что во всех разрядах регистра двоичного числа 3 имеют- 5 ся значащие единицы.

В этом случае после поступления на вход 8 импульса пуска преобразователя элементы И 2 первой группы оказываются открытыми и на их выхо- 30 дах появляются импульсные сигналы, которые поступают на вход первого шифратора 7 ° Импульсные сигналы с выхода шифратора 7 в виде двоичнодесятичного кода, который соответствует сумме двоичных разрядов, поступающих с выходов первого, четвертого, пятого и шестого элементов И 2 первой группы, параллельно записываются в регистр 10 слагаемого. Импульсные 40 сигналы с выхода шифратора 12 также в виде двоично-десятичного кода, ко.торый соответствует сумме двоичных разрядов, поступающих с выходов второго и третьего элементов И 2 первой 45 группы, параллельно записываются в регистр 11 суммы, Таким образом, после окончания импульса пуска в регистрах слагаемого

10 и суммы 11 оказываются записанны- 50 ми двоично-десятичные эквиваленты, соответствующие разрядам первой группы входного регистра 3.

Одновременно сигнал с выхода перного элемента ИЛИ 5 группы воздейст- 55 вует на первый элемент 6 управляемой задержки так, что вызывает задержку импульса на выходе этого элемента на время, требуемое для суммирования данных, записанных в региотрах слагаемого 10 и суммы 1, которое равно

Т = N t<, где N — количество разрядов в регистре слагаемого (суммы), Т период тактовой частоты, подаваемой на регистры.

При поступлении тактовых сигналов на регистры слагаемого 10 и суммы 11 в последовательном двоично-десятичном сумматоре 4 осуществляется потетрадное сложение данных, которые записаны в регистрах 10 и 11 ° С выхода последовательного двоично-десятичного сумматора 4 результат этого сложения вновь записывается в регистр 11 суммы. Задержанный импульс с выхода первого элемента 6 управляемой задержки опрашивает разряды входного регистра

3, соединенные с элементами И 2 второй группы. С выхода элементов И 2 второй группы импульсные сигналы поступают на шифратор 7, который преобразует эти сигналы, соответствующие коду разрядов входного регистра 3, в эквивалентный двоично-десятичный код, который параллельно записывается в регистр 10 слагаемого. Сигнал с выхода второго элемента ИЛИ 5 группы обеспечивает задержку прохождения сигнала через второй элемент 6 управляемой задержки. За время этой задержки осуществляется второй цикл преобразования, а именно суммирование данных, находящихся в регистрах слагаемого 10 и суммы 11 ° Результат суммирования вновь записывается в регистр 11 суммы.

Аналогичным образом происходит преобразование остальных разрядов входного регистра 3 по мере прохождения импульса пуска через элементы 6 управляемой задержки.

Таким образом, при появлении импульса на выходе последнего элемента

6 управляемой задержки в регистре 11 суммы оказывается записанным число в двоично-десятичном коде, которое является эквивалентом двоичного числа, записанного во входном регистре 3.

В случае, если в коде соответствующих разрядов входного регистра 3, связанных с определенной группой элементов И 2, отсутствуют значащие единицы, то в этом случае элементы И 2 соответствующей группы оказываются закрытыми и на их выходе отсутствуют импульсные сигналы.

)439745

Цикл преобразования

Группы преобразуемых двоичных разрядов преобразователя

Известного предлагаемого

2 22 2

2««2«б

2«2 2«5

2 .2

2 "0 2«Э г г

2 2

2222

2,2м

«s

25 2«

2Ю 2в

2 2

2 2

В то же время, на выходе элемента

ИЛИ 5 соответствующей группы под воздействием нулевых разрядов входного регистра 3 имеется сигнал логическо«! «!

5 го О и соответствующий элемент 6 управляемой задержки распределителя

1 импульсов пропускает импульс с входа на выход без задержки.

Таким образом, происходит мгновен- 10 ный переход к опросу следующей группы разрядов входного регистра 3.

Далее также импульс без задержки проходит через соответствующий элемент 6 управляемой задержки распреде- 15 лителя импульсов первой группы разрядов входного регистра 3, в которой отсутствуют значащие единицы, до тех пор, пока не опрошена та группа, где есть хотя бы одна значащая единица, 20

Работа устройства в этом случае аналогична описанной.

Двоично-десятичный сумматор, который применен в известном преобразователе, осуществляет преобразование пу- 25 тем сложения с коррекцией двоичнодесятичных чисел по тетрадам и последовательного сдвига (переноса) в следующий по старшинству двоично-десятичный сумматор на тетраду, т.е. пре- ЗО образование осуществляется последовательно от тетрады к тетраде. В результате преобразования внутри тетрады может производиться коррекция. Если в какой-либо тетраде происходит перенос, то к ней добавляют число шесть, чтобы компенсировать разницу в весах разрядов. Благодаря этому достигается правильное значение двоично-десятичного числа. Однако оно может еще содержить псевдотетрады, Поэтому проверяют, получилось ли в данной тетраде число больше девяти.

Если это так, то для ликвидации псевдотетрады также прибавляют число шесть, Возникающий при этом перенос, как и обычный, последовательно передается в следующую по старшинству тетраду.

В предлагаемом преобразователе число циклов преобразования всегда равно числу групп, содержащих значащие еди ницы в разрядах числа, записанного в регистр двоичного числа. Время преобразования t«1 предлагаемого преобразователя п K ТГ ° где К вЂ” число групп двоичных разрядов, в которых есть значащие единицы;

Т . — время преобразования одной группы двоичных разрядов.

Таким образом, в предлагаемом преобразователе,количество цикловпреобразования на один меньше, чем в известном.

Выигрыш быстродействия имеет место, если в первой группе разрядов регистра двоичного числа имеются значащие единицы.

Распределение разрядов приведено в таблице.

1 i:39745

Техред М.Моргентал

Редактор М.Бланар

Корректор С.Черни

Заказ 6089/56

Тираж 929

Подписное

ВННН13Н Государстненн< го комитета CCCP по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

11; -ктпая, Производственно-полиграфическое предприятие, г. Ужгород, ул.