Программируемое постоянное запоминающее устройство с контролем

 

Изобретение относится к вычислительной технике и может быть использовано в системах управления с постоянными запоминающими устройствами (ПЗУ),-которые перепрограммируются в процессе работы и требуют контроля считываемой информации. Целью изобретения является расширение области применения ПЗУ за счет возможности использования в блоках памяти многог разрядных перепрограмьп1руемь Х ьшкросхем памяти. Поставленная цель достигается введением в ПЗУ, содержащее основной 1 и дополнительный 2 блоки памяти и блок контроля по четности 3 коммутатора контрольных разрядов 4, коммутатора шин 6 и регистра коптрольных разрядов 7. При этом в дополнительном блоке памяти 2 могут использоваться многоразрядные микросхемы памяти, каждая ячейка которой содержит контрольные разряды не одного, как в прототипе, а нескольких слов. 1ил. ю

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (11) 31 А1 (51) 4 С 11 С 17!00, 29!00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Ю

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTVtA

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4243140/24-24 (22) 12.05.87 (46) 07.12 ° 88. Бюл. И- 45 (71) Всесоюзный научно-исследовательский институт электромеханики (72) И.P.Крамфус, Ж.P Ìàñëîâà, В.Н.Степанов и Е ° К.Ульянова (53) 681.327.66(088.8) (56) Авторское свидетельство СССР

11 641500, кл. G 11 С 17/00, 1976.

Авторское свидетельство СССР

11 999111, кл. G 11 С 17!00, 1981. (54) ПРОГРАММИРУЕМОЕ ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОНТРОЛЕМ (57) Изобретение относится к вычислительной технике и может быть использовано в системах управления с постоянными запоминающими устройствами (ПЗУ), которые перепрограммируются в процессе работы и требуют контроля считываемой информации. Целью изобретения является расширение области применения ПЗУ за счет возможности использования в блоках памяти многоразрядных перепрограммируемых микросхем памяти. Поставленная цель достигается введением в ПЗУ, содержащее основной 1 и дополнительный 2 блоки памяти и блок контроля по четности

3 коммутатора контрольных разрядов

4, коммутатора шин б и регистра контрольных разрядов 7. При этом в дополнительном блоке памяти 2 могут использоваться многоразрядные микросхемы памяти, каждая ячейка которой содержит контрольные разряды не одного, как в прототипе, а нескольких слов.

1ил.

144303 !

Изобретение относится к вычислительной технике и может быть использовано в системах управления с постоянными запоминающими устройствами (ПЗУ), KOTopble перепрограммируются

5 в процессе работы и требуют контроля считываемой информации.

Целью изобретения является расширение области применения ПЗУ за счет возможности использования в блоках памяти многоразрядных перепрограммируемых микросхем паМяти с электрическим стиранием информации ° г

На чертеже изображена структурная схема программируемого ПЗУ.

Устройство содержит основной 1 и дополнительный 2 блоки памяти, блок

3 контроля, коммутатор 4 контрольных разрядов, триггер 5, коммутатор 6 шин, регистр 7 контрольных разрядов, три элемента И 8-10 (отрицательная логика), информационную магистраль

11 дополнительного блока 2 памяти, информационную магистраль 12 основ- 25 ного блока 1 памяти.

Основной блок 1 памяти — программируемое ПЗУ на электрически стираемых микросхемах ПЗУ с многоразрядной организацией для хранения информаци- 30 онных разрядов.

Дополнительный блок 2 памяти содержит электрически стираемые микросхемы ПЗУ с многоразрядной организацией для хранения контрольных разрядов.

Блоком 3 контроля производится проверка четности считываемой информации и в случае ошибки возбуждается контрольный выход 13 устройства, !О

Коммутатор 4 контрольных разрядов под воздействием информации с адресных входов 14 устройства выделяет соответствующий контрольный бит из контрольного слова дополнительного блока 2 памяти при считывании и передает в блок 3 контроля.

Триггер 5, установленный в единичное состояние, разрешает выборку основного блока 1 памяти, при этом обеспечивается совместная работа блоков 1 и 2 памяти и блокируется работа коммутатора 6 шин.

Триггер 5, установленный в нуле" вое состояние, блокирует выборку основного блока памяти и разрешает работу коммутатора 6 шин. Обращение к дополнительному блоку 2 памяти обеспечивается сигналом с шины 15 нулевого потенциала на входе разрешения обращения. Установка и гашение триггера 5 производится соответственно через первый 8 и второй 9 элементы И, возбуждаемые как адресуемые порты вывода.

Коммутатор 6 шин обеспечивает передачу данных с информационной магистрали 11 дополнительного блока 2 памяти на информационные входы-выхоI ды 12 устройства.

Регистр 7 контрольных разрядов хранит данные, которые записываются в дополнительный блок 2 памяти при программировании, с использованием управляющего сигнала с входа 16 запись-считывание устройства.

Устройство имеет два режима работы.

В первом триггер 5 находится в исходном единичном состоянии, при этом вход выборки основного блока памяти активен, управляющий вход коммутатора шин нет ° Этот режим обеспечивает при чтении и программировании одновременное обращение к обоим блокам

1 и 2 памяти.

При чтении (на входе 16 записисчитывания устройства устанавливается уровень логического нуля) на информационные входы-выходы 12 устройства передается информация, считывае— мая с блока 1, а информация, считываемая с блока 2 (контрольные разряды), передается на коммутатор 4 контрольных разрядов и далее на блок 3 контроля для проверки четности считываемой информации.

Перед программированием должно быть сформировано контрольное слово и установлено в регистр 7 контрольных разрядов. Последнее осуществляется при помощи адресуемой операции вывода, активизирующей третий элемент И 10 (вход вриема данных регистра 7), под воздействием которого контрольное слово, передаваемое с информационных входов-выходов устройства через магистраль 12, вводится в регистр 7. Затем при операции программирования (на входе 16 записисчитывания устройства — уровень логической единицы) информация с информационных входов-выходов устройства по магистрали 12 поступает на информационные входы-выходы основного блока

1 памяти, и происходит подключение выходов регистра 7 контрольных раз3!

Составитель А.Дердюгин

Техред A.Кравчук Корректор С.Черни

Редактор А.Шандор

Заказ 6387/47

Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое. предприятие, r. Ужгород, ул. Проектная, 4

14430 рядов через магистраль 11 к дополнительному блоку 2 памяти.

Особенность режима программирования дополнительного блока памяти заключается в том, что каждый раз при

5 программировании необходимо формировать вместо контрольного бита контрольное слово.

Второй режим (триггер 5 находится 1р в нулевом состоянии, вход выборки основного блока памяти неактивен, управляющий вход коммутатора шин активен) исключает обращение к основному блоку 1 памяти и обеспечивает незави- 15 симое от основного блока 1 памяти обращение к дополнительному блоку 2 памяти через информационные входывыходы устройства. В этом режиме информация с дополнительного блока 2 20 памяти может быть. прочитана при помощи команды чтения на информационные входы-выходы устройства через магистраль 11, включенный коммутатор 6 шин и магистраль 12. 25

Программирование в этом режиме осуществляется по тем же цепям, что и в первом режиме.

Режим независимого обращения к дополнительному блоку 2 памяти позволя- 30 ет в процессе работы системы осуществлять выборку контрольной информации, тестирование контрольного оборудования (коммутатора контрольных разрядов 4 и блока 3 контроля), например, путем программирования заведомо ошибочной информации.

Программирование дополнительного блока памяти в этом режиме упрощает процедуру программирования устройст» 4р ва, что особенно удобно при перепрограммировании больших массивов информации.

Формула изобретения 45

Программируемое постоянное запоминающее устройство с контролем, содержащее основной и дополнительный блоки

I памяти, адресные входы которых являются адресными входами устройства, информационные входы-выходы основного блока памяти соединены с информационными входами блока контроля, вход разрешения обращения дополнительного блока памяти соединен с шиной нулевого потенциала устройства, о т л и— ч а ю щ е е с я тем, что, с целью расширения области применения за счет возможности использования блоков па— мяти, выполненных на многоразрядных микросхемах памяти, в него введены триггер, три элемента И, коммутатор шин, регистр контрольных разрядов и коммутатор контрольных разрядов, выход которого соединен с контрольным входом блока контроля, выход которогO EI EIe T EI KOHTpOJIbEII»M выходом устройства, адресные входы коммутатора контрольных разрядов соединены с входами элементов И и с адреснымн входами основного блока памяти, а информационные входы — с информационными входами коммутатора шин, информационными входами-выходами дополнительного блока памяти и выходами регистра контрольных разрядов, информационные входы которого соединены с выходами коммутатора шин, информациошыми входами-выходами основного блока памяти и являются информационными входамивыходами устройства, вход разрешения выдачи данных регистра контрольных разрядов соединен с входами записисчитывания основного и дополнительного блоков памяти и является входом записи-считывания устройства, вход разрешения приема данных регистра контрольных разрядов соединен с выходом третьего элемента И, выходы первого и второго элементов И соединены соответственно с входами установки и сброса триггера, прямой выход которорого соединен с управляющим ьходом коммутатора шин, а инверсный — с входом разрешения обращения основного блока памяти.