Устройство для кодирования циклических кодов

 

Изобретение относится к технике электросвязи и может быть использовано для передачи данных, подверженных воздействию помех. Целью изобретения является повьшение быстродействия устройства. Устройство содержит элементы 1.1-1.г памяти, где г - степень образующего полинома, первые логические блоки 2.1-2(г-1), второй логический блок 3, триггер 4, элемент НЕ 5, элементы ИЛИ 6 и 7, ключевой элемент 8. 2 з.п. ф-лы, З ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

1511 4 Н 03 И 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 42 77899/24-24 (22) 06.01.87 (46) 30.12.88. Бюл. К 48 (72) А.В.Ушаков и А.А.Кирюшин (53) 681.325 (088.8) (56) Авторское свидетельство СССР

N - 510782, кл. Н 03 М 13/00.

Абдуллаев Д.А. Арипов M.Н. Передача дискретных сообщений в задачах и упражнениях. M. Радио и связь, 1985, с. 79, рис. 8.3.

„„SU„„3448433 А1 (54) УСТРОЙСТВО ДЛЯ КОДИРОВАНИЯ ЦИКЛИЧЕСКИХ КОДОВ (57) Изобретение относится к технике электросвязи и может быть использовано для передачи данных, подверженных воздействию помех. Целью изобретения является повышение быстродействия устройства. Устройства содержит элементы 1.1-1.r памяти, где r — степень образующего полиномз, первые логические блоки 2,1-2(r-1), второй логический блок 3, триггер 4, элемент HE 5, элементы ИЛИ 6 и 7, ключевой элемент

8. 2 з.п. ф-лы, 3 ил.

1448413

Изобретение относится к электросвязи и может быть использовано для передачи данных, подверженных воздействию помех.

Целью изобретения является повышение быстродействия устройства.

На фиг.1 представлена структурная электрическая схема предлагаемого устройства; на фиг.2 — схема логичес- 10 кого блока первого типа; на фиг.3— то же, второго типа.

Устройство (фиг.1) содержит элементы 1.1-1 ° r памяти, первые логические блоки 2.1-2(r-1), второй логичес- 15 кий блок 3, триггер 4, элементы НЕ 5, элементы ИЛИ 6 и 7, ключевой элемент

8, выполненный на элементе ИЛИ 9, элементах И 10.1, 10.2. Каждый из первых логических блоков (фиг.2), со- 20 держит элементы И 11-14. Второй логический блок (фиг.3), содержит элемен" ты И 15-24, элементы ИЛИ 25 и 26.

Устройство работает следукщим образом.

Для кодирования циклических кодов с образующими многочленами вида

Х + X + 1 первые логические блоки реализуют функции возбуждения

Ч„; - Х;Х;„(U,V Ug);

V . = Х.Х;, (U, ÷ 0 ), второй логический блок реализует функции возбуждения

Ч„,„- ((Х,Х, Х,Х,)О„Ч (X,X,V Х„Х,} (Ц,о V U„U ))Х„;

Vq = 5(X„X > Х1Х )Б Ч(Х,Х Ч Х1R<) где Vg. H VS - функции возбуждения, 4О соответственно R- u

Я-входов i-го элемента памяти;

Х,, Х,. — соответственно, состояние прямого и ин- 45 версного выхода i-ro элемента памяти;

U „, 0 > соответственно, прямое и инверсное значения информационного 5О входа устройства;

U < — соответственно значения прямого и инверсного выхода триггера. 55

Элементы памяти служат для хранения промежуточных и окончательных результатов деления информации на образующий многочлен. Количество элементов памяти, а также логических блоков 2 и 3 равно r — максимальному показ ателю образующего многочлена.

Логические блоки 2 и 3 служат для реализации функций возбуждения (1 и 2) выходы блоков возбуждают входы

R u S элементов 1 памяти.

Элемент ИЛИ 7 служит для реализации функции выхода (3) Y - Х„Х ЧХ,Х,„ посредством которой формируются проверочные элементы кодовой комбинации.

Элементы НЕ 5 и ИЛИ 6 служат для реализации функции

Г = (О,чб,), которая участвуе . в формировании функции возбуждения (1) °

В исходном состоянии первые выходы элементов I памяти и выходы блоков

2 и 3 находятся в нулевом состоянии .

На первом такте работы устройства на первый вход триггера 4 распределителя с первого выхода распределителя подается импульс, который переводит его в состояние, при котором со второго выхода триггера 4 распределителя на третий вход ключевого элемента 8 и восьмой вход блока 3 подается единичный сигнал. С первого выхода триггера 4 распределителя на второй вход ключевого элемента 8 и седьмой вход блока 3 подается нулевой сигнал.

Инверсное значение входного информационного сигнала подается с выхода элемента НЕ 5 на девятый вход блока 3 и второй вход элемента ИЛИ

6, на выходе которого формируется функция (U, Ч U<}, принимающая участие в формировании функций возбуждения (1) всех r-1-х элементов 1 памяти. Поэтому выход элемента ИЛИ 6 сое.— динен с пятыми входами всех г-1-х логических блоков 2, На десятый вход блока 3 и одновременно на четвертый вход ключевого элемента 8 последовательно в течение

К тактов подаются информационные сигналы, прохождение которых через ключевой элемент 8 разрешается с второго выхода триггера 4 распределителя сигналом. Прохождение проверочных сигналов с выхода элемента ИЛИ 7 запрещается нулевым сигналом с первого выхода распределителя.

1448413

Так как в исходном состоянии устройства с выходов блоков 2 снимаются нулевые сигналы, на первом такте работы r-1-ые элементы 1 памяти не изменяют своего состояния.

В зависимости от вида информации, подаваемой с входа устройства кодирования циклических кодов на девятый вход блока 3 первые К тактов, в фор- 10 мировании функции возбуждения (2)

r-го элемента 1 памяти участвуют все элементы И и ИЛИ блока 3, кроме элемент о в И 1 8 и 20, прохождение сиги алов через которые запрещено нулевым 15 сигналом с седьмого входа блока 3.

В том случае если на вход устройства подан единичный сигнал, то он через элементы И 22 и ИЛИ 26 поступает на второй выход блока 3. Формиро- 20 ванне единичных сигналов на выходах остальных элементов И запрещено нулевым сигналом с первого входа блока 3 для элементов И 15-20 и нулевым сигналом с девятого входа блока 3 эле- >5 ментов И 23 и 24 и нулевым сигналом с третьего входа блока 3 для элемента И 21, поэтому на первом выходе блока 3 формируется нулевой сигнал.

Единичный сигнал с второго выхода 30 блока 3 переводит первый выход z ãо элемента 1 памяти в единичное состояние. На втором такте работы устройства этот единичный сигнал с первого выхода r-го элемента 1 памяти посту35 пает на третий вход (r" 1)-го блока 2, в котором участвует в формировании функций возбуждения (1) (r-1)-ro элемента 1 памяти. При этом, так как на второй и пятый входы (r-1)-го блока 40

2 также подаются единичные сигналы, снимаемые со второго (инверсного) выхода (r-1)-ro элемента памяти и выхода элемента ИЛИ 6 соответственно, единичный сигнал через элементы И 13 45 и 11 поступает на второй выход (r-1)-, го блока 2 и в силу связи между ним и вторым входом (r-1)-ro элемента 1 памяти последний изменяет свое состояние на противоположное: на первом выходе (r-1)-ro элемента 1 памяти появляется единица, В свою очередь благодаря связи между первым выходом (r-1)-ro элемента 1 памяти и первым входом (r-1) — го блока 2 на следующем такте работы устройства в (r-1)-м блоке 2 разрешается прохождение сигнала с четвертого входа через элементы И 13 и 11 .на его первый выход и одновременно запрещается нулевым сигналом с второго выхода (r-1)-ro элемента 1 памяти на второй вход (r-1)го блока 2 прохождение сигнала с третьего входа (r-!)-ro блока 2 через элементы И 14 и 12 на его второй выход, В дальнейшем до (К+1)-го такта работа устройства происходит аналогично; на j -м такте работы сигналы, сформированные на выходах i-го и (х+1)-ro элементов 1 памяти, участвуют в формировании состояния i-гь элемента 1 памяти на (j+I)-м такте с помощью функций возбуждения (1) и (2), сформированных в 1.-м блоке Hà j-м такте работы устройства, В том случае, если на первом такте работы устройства не десятый вход блока 3 подается нулевой сигнал, то он не изменяет состояния его выходов, а следовательно, и не возбуждает входы r-ro элемента 1 памяти. Поэтому устройство сохранит свое прежнее, исходное состояние.

На (К+1)-м такте работы устройства единичный сигнал с (К+1)-ro выхода распределителя подается на второй вход триггера 4 распределителя и пе-, реводчт его первый вход в единичное, а второй выход — в нулевое состояние.

Тем самым разрешается прохождение сигналов в течение r тактов на выход устройства с элемента ИЛИ 7 и запрещается прохождение сигналов с входа устройства, на который последние r тактов подаются нулевые сигналы.

Выходные сигналы на выходе элемента ИЛИ 7 формируются в соответствии с функцией выхода (3). При этом дизъюнкция второго выхода первого эле-. мента 1 памяти и первого выхода второго элемента 1 памяти формируется элементом И 14 . первого логического блока 2 и подается на его четвертый выход, а дизъюнкция второго выхода первого элемента 1 памяти формируется элементом И 13 первого логического блока 2 и подается на его третий выход.

Логический блок 3 последние r тактов формирует функции возбуждения (2) с помощью элементов И 15, 16, 18 и

20 на свой первый выход. Работа элементов И 17, 19, 21-24 запрещена нулевым сигналом с второго выхода триггера 4 распределителя, снимаемым с восьмого входа блока 3 на пятые

144841 3 6 ется информационным входом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены элементы

ИЛИ, элемент НЕ, r-1 первых логических блоков и второй логический блок, первые и вторые выходы первых и второго логических блоков соединены с первыми и вторыми входами одноимен— ных элементов памяти первый и второй выходы i-ro (i = 3, r) элемента памяти соединены соответственно с первым и вторым входами i-го логического блока и с третьим и четвертым входами (i-1)-ro логического блока первый и второй выходы первого элемента памяти соединены с первым и вторым входами одноименного первого логического блока и с третьим и четвертым входами второго логического блока, первый и второй выходы второго элемента памяти соединены с первым и вторым входами одноименного первого логического блока третьим и четвертым входами предыдущего первого логического блока и с пятым и шестым входами вто— рого логического блока, третий и четвертый выходы первого логического блока соединены с входами первого элемента ИЛИ, выход которого соединен с входом ключевого элемента, седьмой и восьмой входы второго логического блока подключены к соответствующим выходам триггера, выход элемента HE соединен с девятым входом второго логического блока и с первым входом второго элемента ИЛИ, второй вход которого подключен к второму выходу триггера, выход — к пятым входам первых логических блоков, десятый вход второго логического блока и вход элемента НЕ объединены и подключены к третьему входу устройства.

2. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что первый логический блок содержит элементы И, входы первого и второго элементов И являются соответственно первым, четвертым, вторым и третьим входами первого логического блока, выходы первого и второго элементов И подключены к первым входам третьего и четвертого элементов И и соответственно являвходы этих элементов. Поэтому в течение последних r тактов единичный сигнал может сформироваться только на первом выходе блока 3, со второго его выхода будет сниматься нулевой сигнал. Однако первый выход блока 3 соединен с первым входом r-го элемента 1 памяти, а это означает что на первом выходе r-го элемента 1 памяти появляется нулевой сигнал, значение которого последние r тактов не меняется, потому что оно может изменяться только в случае появления единичного сигнала на втором входе этого . элемента 1 памяти.

Таким образом информация циклически с первого выход i-ro элемента переписывается на выход i-1-го элемента памяти, первые два из которых уча-20 ствуют в формировании проверочных элементов кодовой комбинации, получаемой на выходе элемента ИЛИ 7. К (K+r)-му такту с выхода устройства кодирования циклических кодов выйдет последний проверочный элемент, а само устройство установится в исходное состояние, при котором первые выходы всех элементов 1 памяти установятся в нулевое состояние. Благодаря структуре связей между блоками 2 и 3 и элементами 1 памяти К информационных символов оказываются разделенными на образующий многочлен. При делении эффект сдвига получается не за счет специальной операции сдвига в злемен-З5 тах 1 памяти, а за счет структуры связей между блоками 2 и 3 и элементами 1 памяти, а также за счет внутренних связей самих логических бло40 ков 2 и 3. При этом не требуется затрат времени на сдвиг, а элементы 1 памяти работают как автомат,или чем и объясняется повышение быстродействия устройства кодирования циклических

45 кодов.

1. Устройство для кодирования циклических кодов, содержащее r элементов памяти, где r — степень образующего полинома, триггер, первый и второй входы которого являются тактовыми входами устройства, первый и второй выходы соединены с объединенными M входами ключевого элемента, выход которого является выходом устройства, третий вход ключевого элемента являФ

Формула изобретения ются третьим и четвертым выходами первого логического блока, вторые входы третьего и четвертого элементов И объединены и являются пятым входом, выходы — соответственно пер!

448413 вым и вторым выходами первого логического блока.

3. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что второй ло5 гическии блок содержит две группы элементов И и элементы ИЛИ, выходы элементов И первой и второй групп соединены с одноименными входами соответственно первого и второго эле- >Q ментов ИЛИ, выходы которых являются выходами второго логического блока, первые входы элементов И первой группы объединены и являются первым входом второго логического блока, первые 15 входы элементов И второй группы объединены и являются вторым входом второго логического блока, вторые входы первого, пятого шестого элементов И первой группы н первого и четвертого 20 элементов И второй группы, второго, третьего, четвертого элементов И первой группы и второго и третьего элементов И второй .группы объединены и являются соответственно третьим и 25 четвертым входами второго логического блока, третьи входы первого, третьего и четвертого элементов И первой группы и первого, тре-.ьего элементов И второй группы, второго, пятого, шестого элементов И первой группы и второго, четвертого элементов И второй группы объединены и являются соответственно пятым и шестым входами второго логического блока, четвертые входы четвертого и шестого элементов И первой группы объединены и являются седьмым входом второго логического блока, четвертые входы третьего и пятого элементов И первой группы и всех элементов И второй группы объединены и являются восьмым входом второго логического блока,четвертые входы первого, второго элементов И и пятые входы четвертого и шестого элементов И первой группы и третьего и четвертого элементов И второй группы, третьего, пятого элементов И первок группы и первого, второго элементов И второй группы объединены и являются соответственно девятым и десятым входами второго логического блока.

14484! 3

Э

У

7

У

Составитель С.Берестевич

Редактор Т.Парфенова Техред И.Дидык Корректор И. Муска

Заказ 6852/56 Тираж 929 Подписное

ВНИИПИ Государственного комитета па изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-нолиграфическое предприятие, r. Ужгород, ул. Проектная, 4