Устройство для контроля лоических блоков

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для функционально-параметрического контроля различных логических элементов, в тс числе микросхем и печатных п.лат, содержащих логические микросхемы. 11рин 1 цип действия устройства основан на методе сигнатурного анализа. Целью изобретения является повышение достоверности и точности устройства для контроля логических блоков при одно-i временном расширении функциональных возможностей и увеличения быстродействия . Это достигается тем, что в известное устройство введены компараторы уровня логической единицы, лог гического нуля и уровня переклнзчения, а также блоки задержки, дешифратор состояния компараторов и селектор выходных сигналов. Введение новых блоков и новая организация взаимодействия между ними и известными блоками позволяют производить контроль выходных уровней логического нуля, логической единицы и задержки распространения в контролируемом логическом блоке. Отсчет задержки распространения сигнала может производиться от фронтов импульсов любого канала. Эта возможность является важной при контроле блоков с синхронизацией. Кроме этого, элементная база контролируемого блока не требует согласования по уровню напряжений с элементной базой самого устройства. V з.п, ф-лы, 4 ил. с «б (Л с: Ji СП СО

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (1% (И) .

А1

mj 4 G 06 F 11/26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4016091/24-24 (22) 03.02.86 (46) 23.01.89. Бюл. У 3 (71) Ленинградский институт точной механики и оптики (72) В.К. Дорохин, И.И. Дюков и P.P. Магдиев (53) 681.3 (088.8) (56) Авторское свидетельство СССР

Р 1019454, кл. G 06 F 11/22, 1982.

Авторское свидетельство СССР

У 1105897, кл. G 06 F 11/22,, 1982. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕС

КИХ БЛОКОВ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано для функционально-параметрического контроля различных логических элементов, в том числе микросхем и печатных плат, со" держащих логические микросхемы. Прин цип действия устройства основан на методе сигнатурного анализа. Целью изобретения является повышение достоверности и точности устройства для контроля логических блоков при одно- временном расширении функциональных возможностей и увеличения быстродействия. Это достигается тем, что в известное устройство введены компараторы уровня логической единицы, ло гического нуля и уровня переключения, а также блоки задержки, дешифратор состояния компараторов и селектор выходных сигналов. Введение новых блоков и новая организация взаимодействия между ними и известными блоками позволяют производить контроль вьгходных уровней логического нуля, логической единицы и задержки распространения в контролируемом логическом блоке. Отсчет задержки распространения сигнала может производиться от . фронтов импульсов любого канала.

Эта возможность является важной при контроле блоков с синхронизацией.

Кроме этого, элементная база контролируемого блока не требует согласования по уровню напряжений с элементной базой самого устройства. 1 з.п. ф-лы, 4 ил.

1453409

Изобретение относится к автоматике и вычислительной технике и может быть использовано для функционально-параметрического контроля ло5 гических элементов, в том числе микросхем и электронных блоков, содержащих логические микросхемы.

Цель изобретения - повышение достоверности и точности контроля при 1п расширении функциональных возможностей и увеличении быстродействия.

На фиг. 1 и 2 приведена функциональная схема устройства; на фиг.3 функциональная схема блока управле1 ния; на фиг. 4 — временная диаграмма работы блока управления..

Устройство для контроля логических блоков содержит задатчик 1 те.стов, группу из и формирователей 2.1- 20.

2.п тестовых сигналов, селектор 3 входных сигналов, первый блок 4 настраиваемой задержки, второй блок 5 настраиваемой задержки, контролируемый логический блок 6) группу из и 25 компараторов 7. 1-7.п уровня логической единицы,. группу из и компараторов 8. 1-8.п уровня логического нуля, группу из п компараторов 9.1-9.п уровня переключения, группу из и де- 30 шифраторов 10.1-10.п логического состояния, блок 11 опорных уровней, генератор t2 импульсов, блок 13 управления, группу из и формирователей

14.1-14 и сигнатур, состоящих из сумматоров 15 по модулю,цва, первых

16 и вторых 17 элементов И, элементов ИЛИ t8 и регистров 19 сдвига, (и+1)-го формирователя 20 сигнатур, состоящего из сумматора 21 по модулю Ар два и регистра 22 сдвига. блока 23 индикации.

Выходы задатчика t тестов соединены соответственно с первыми входами формирователей 2.1-2.п тестовых сигналов, второй вход каждого формирователя соединен с одним из входов первого блока 4 настраиваемой задержки, а выход с одним из входов селектора 3 входных сигналов и является одним из информационных выходов устройства. Вход задатчика 1 тестов со-. .единен с входом первого блока 4 настраиваемой задержки и с выходом 13.2 блока 13 управления. Выход первого блока 4 настраиваемой задержки соединен с выходами 13.6 блока 13 управления, выход селектора 2 входных сигналов соединен с вторым входом второго блока 5 настраиваемой задержки, а первый вход с третьим выходом блока 11 задания опорных уровней и первыми входами компараторов 9 ° 1-9.п уровня переключений. Каждый i-A(i

1,2,...n) выход группы выходов второго блока 5 настраиваемой задержки соединен с вторым входом i-ro компаратора 9 уровня переключения, третьи входы которого соединены с вто рым входом i-ro компаратора 7 уровня логической единицы, с вторым входом х-го компаратора 8 уровня логического нуля и является i-м информационным входом устройства. Выкод д-х компараторов 7, 8 и 9 соединен соответственно с первым, вторым и третьим входом i-ro дешифратора логического состояния, управляющие выходы дешифратора il0 объединены и соединены с входом 13.8 блока 13 управления и первым входом блока 23 индикации. Информационные выходы i-го дешифратора 10 соединены с вторым информационным входом i-ro формирователя 14 сигнатуры, информационный выход которого соединен с первым информационным выходом (n+ i ) -го формирователя сигнатуры. Первый информационный вход первого формирователя 14. 1 сигнатуры соединен с шиной нулевого потенциала. Первые управляющие входы и-первых формирователей сигнатур соединены с выходом t3.3 блока 13 управления и входом сброса (и+1)-го формирователя сигнатуры. Вторые уп», равляющие входы и-первых формирователей сигнатуры соединены с выходом

13 . .4 б лок а 1 3 управления. Входы сб роса п-первых формирователей сигнатуры соединены между собой и с выходом

13. i блока 13 управления, а тактовые входы соединены между собой, с тактовым входом (и+1)-го формирователя сигнатуры и выходом 13.5 блока 13 управления. Выход (и+1}-го формирователя сигнатуры соединен с вторым входом блока 23 индикации, выход генератора 12 импульсов соединен с выходом 13.7 блока 13 управления.

Блок управления (фиг. 3) содержит элемент 24 коммутации для запуска устройства, КЯ триггер 25, D-триггер 26, двухвходовый элемент И 27, счетчик 28 размера N, где И - количестно тестов, двухвходовый элемент

ИЛИ 29, D-триггер 30, двоичный счет. чик 31 размером ИМИ, где М вЂ” длчна. з 145 регистра сдвига формирователя сигнаФ туры, двухвходовые элементы И 32 и

33, трехвходовый элемент HJIH 34, одновибратор 35, трехвходовый элемент ИЛИ 36. Злементом 24 коммутации R- u S-входы триггера 25 поочередно подсоединяются к шине нулевоro потенциала. Выход триггера 25 сое,динен с входом установки D-триггера

26, входом сброса счетчика 28 и внешней шиной 13.1. Выход переполнения счетчика 28 соединен с первым входом элемента ИЛИ 29 и входом сброса В-, триггера 30. Неинвертирующий выход

D-триггера 30 соединен с внешней шиной 13.3, входом сброса счетчика 31, первым входом элемента И 32. Инверсный выход счетчика 31 соединен с внешней шиной 13.4 и первым входом элемента И 33 ° Выход переполнения счетчика 31 соединен с первым входом элемента ИЛИ 36. Выход триггера

26 соединен с первым входом элемента ИЛИ 34 и первьм входом элемента И

27. Второй вход элемента И 27 соединен с внешней шиной 13.7 и вторым входом элемента И 32. Выход элемента И 27 соединен с тактовым входом

D-триггера 26, D-вход которого соединен с шиной нулевого потенциала.

Второй вход элемента ИЛИ 34 соединен . с внешней шиной 13.6, с вторым входом элемента И 33 и с тактовым входом триггера 30, D-вход которого соединен с шиной единичного уровня ° Второй вход элемента ИЛИ 29 соединен с выходом элемента ИЛИ 34, а выход— с входом одновибратора 35, выход которого соединен с внешней шиной 13.2 и тактовым входом счетчика 28. Третий вход элемента ИЛИ 36 соединен с шиной 13.8. Выходы элементов И 32 и 33 соединены соответственно с первым и вторым входами элемента ИЛИ

36, выход которого соединен с тактовым входом счетчика 31 и внешней ши-ной 13.5.

Блок управления работает следующим образом. При замыкании элемента 24 коммутации выход триггера 25 переводится в нулевое состояние. При этом выход D-триггера 26 принимает единичное значение, которое открывает элемент И 27 для прохождения сигнала счетчик 28 устанавливается в исходное состояние . Сигналом 13.1 устанавливаются в исходное состояние также регистры 19 -сдвига формирова3409

4 телей 14. 1 — 14.п сигнатур. Выход переноса счетчика 28 принимает нулевое значение, открывая элемент ИПИ

29 для прохождения сигнала и сбрасывания D-триггера 30. На прямом выходе D-триггера 30 появляется логический ий нуль, к о т орый пр ив одит счетчик 31 в исходное состояние, закрывает элемент И 32, а сигналом 13.3

10 закрывает элементы И 17 формирователей 14. 1-14.п сигнатур и приводит в исходное состояние (n+1) é формирователь 20 сигнатур. На инвертирующем выходе D-триггера 30 появляется логическая единица, открывакщая элемент И 33, а сигналом 13.4 — элемент И 16, Появление логического нуля на выходе счетчика 31 открывает элемент ИЛИ 36.

При обратной коммутации элемента

24 коммутации выход триггера 25 принимает значение логической единица.

После э того первым импульсом в D20 триггер 26 записывается логический нуль, которым сразу закрывается элемент И 27. Сигнал с выхода триггера проходит через элемент ИЛИ 34, .элемент KIH 29 и запускает срезом

25 импульса одновибратор 35. Последний

30 формирует импульс длительностью, незначительно перекрывающей время сум-; марной задержки распространения сигнала в компараторах уровня логической единицы 7 и нуля 8, в дешифра35 торе 10 логических состояний, в сумматорах 15 по модулю два, в элементах И 16, в элементах ИЛИ 18, в регистрах 19 сдвига. Зтот импульс явля40 ется тактовым импульсом для задатчи-. ка 1 тестов и запускает первый блок

4 настраиваемой задержки. По срезу этого ычпульса счетчик 28 увеличивает свое значение на единицу. Задер45 жанный на величину b., Равную задерж ке распространения сигнала в формирователе тестовых сигналов, настроенном на наибольшую задержку, этот импульс вновь возвращается в блок управления (сигнал 13.6). Через элементы ИЛИ 34 и 29 сигнал 13.6 подается на вход одновибратора 35> своим срезом вновь запуская его. По срезу сигнала 13.5 записывается информация в регистры 19 сдвига.

Таким образом образуется асинхронный внутренний кольцевой генератор с переменной частотой f . Частота

f íèêîHì образом не связана с пери5 145 одом генератора тактовых импульсов.

Если во время этого этапа работы на третьем входе элемента ИЛИ 34 появляется сигнал логической единицы,, то он закрывается для дальнейшего прохождения сигнала, и цикл повторяется.

Счетчик 28 проводит счет N импульсов, где N — число тестов. Сигнал переполнения счетчика 28 закрывает элемент ИЛИ 29 и снимает сигнал сбрсса

c D-триггера 30, который по срезу последнего импульса, запускающего тест, записывает логическую единицу.

Появление на прямом выходе D-триггера логической единицы открывает элемент И 32, снимает сигнал сброса со счетчика 31, а сигналом t3 .2 открывает элементы И формирователей

14.1-14.п сигнатур и снимает запрет записи в (n+1)-й формирователь 20 сигнатур.

На инвертирующем входе триггера

30 появляется логический нуль, закрывающий элемент И 33, а сигналом

13.4 закрывающий элементы И 16.

После этого сигнал 13.7 с генератора импульсов, пройдя через элементы

И 32 и элемент ИЛИ 36, подается на тактовые входы всех формирователей сигнатур. Счетчик 3 1 производит счет до числа (M II),. где М вЂ” длина регистров 19 сдвига, после чего появля" ется сигнал переноса, закрывающий элемент ИЛИ 36, и регистры сдвига прекращают формирование сигнатуры.

На этом цикл заканчивается.

Устройство работает следующим сбразом.

По сигналу "Пуск", вырабатываемому элементом 24 коммутации, блок I3 управления сигналом 13 ° 1 устанавливает группу формирователей 14. 1-14.п сигнатур и формирователь 20 сигнатуры в исходное состояние. По импульсному сигналу 13.2 задатчик t тестов формирует информацию первого теста, поступающую на входы формирователя

2 тестовых сигналов . На синхронизирующие входы каждого формирователя поступает сигнал, задержанный относительно сигнала 13.2 первым блоком

4 настраиваемой задержки. Это позволяет сформировать требуемую временную диаграмму входного теста. Формирователь 2 тестовых сигналов формирует требуемый по техническим условиям стимулирующий входной импульс, т.е. задает уровень логического нуля, 3409 6 уровень логической единицы и длительность фронта. С выходов формирователя тестовых сигналов сигнал поступает на входы контролируемого блока 6

5 и на входы селектора 3 входных сигна-. лов. С помощью селектора 3 входных сигналов выбирается требуемый перепад, который поступает на второй блок 5 настраиваемой задержки, формирующий импульсы синхронизации компараторов уровня переключения, причем по каждому каналу импульс синхронизации формируется независимо. Это по" зволяет контролировать задержку распространения каждого выхода блока отдельно. Реакция-отклик с каждого выхода контролируемого блока 5 поступает на соответствующие вторые выхо2Р Ды KQMIIBPGòDPÎÂ УРОВНЯ лОГической единицы, компараторов уровня логического нуля и третьи входы компараторов уровня переключения. На первые входы компараторов уровня логической

25 единицы, компараторов уровня логического нуля и компараторов уровня переключения подается соответственно постоянное напряжение логической единицы, логического нуля и уровня переключения, вырабатываемое блоком 11 опорных уровней, Компараторы уровня переключения регистрируют факт прохождения выходным сигналом контролируемого блока уровня переключения. Если к моменту приход=. сигнала записи в компаратор выходной сигнал »е достигнет заданного уров ня (т.е., задержка будет превышать допустимую), то компаратор уровня

40 переключения останется в предыдущем состоянии.

Сигналы с выходов компараторов каждой группы подаются на соответствующий дешифратор логического состояния, который вырабатывает в зависимости От информации на входе Логический 0", "tîãè÷åñêóþ 1 или "Прерывание . По сигналу Прерывание тестирование блока. 6 прекращается.

Нормированный сигнал логического нуля или логической единицы поступает через сумматоры t5, выполняющие операцию сложения по модулю два, через элементы И 16 и элементы ИЛИ 18

55 на входы регистров 19 сдвига. Единичное значение сигнала 13.4 и нулевое значение сигнала 13.3 соответственно открывает элемент И lá и закрывает элемент И 17. С постоянной задержкой, 1. Устройство для контроля логических блоков, содержащее задатчик тестов, блок управления, генератор импульсов, группу из и формировате. лей сигнатур, где n — число информационных входов устройства, блок индикации, (n+1)-й формирователь сигнатур и первый блок настраиваемой задержки, причем информационный выход

i ãî формирователя сигнатур (1й1йп). соединен с первым информационным входом (i+1) — Го формирователя сигнатур, первый информационный вход первого формирователя сигнатур соединен с шиной нулевого потенциала, группа выходов (п+1) -го формирователя сигнатур соединена с первой группой входов блока индикации, входы "Старт/

/стоп" формирователей сигнатур группы объединены и подключены к соответствующему выходу блока управления, 40

7 1453 учитывающей распространение сигнала в сумматоре 15 по модулю два, элементе И 16, элементе ИЛИ 18, отсчитываемой от фронта импульса, вырабатываемого формирователем, имеющим наи5 большую задержку, на синхровходы формирователей сигнатур поступает импульс записи. В это время регистр 22 находится в сброшенном состоянии.

После прохождения всех тестов блок ! 3 управления закрывает элемент И 16, открывает элемент И 17 и снимает сигнал "Сброс" с регистра 22, а затем. выдает последовательность М п импульсов сдвига, которая синхронизирует передачу образованных в регистрах

19 сигнатур через соответствующие элементы 17 и 18 из каждого i-ro формирователя 14.i сигнатур в (i+1)-й, а из п-го формирователя сигнатур — в (и+1)-й формирователь 20, в котором образуется результативная сигнатура для контролируемого блока. Эта сигнатура представляет собой сжатую ин- 25 формацию от выходной реакции- контролируемого блока HB входную тестовую последовательность. Сигнатура индицируется блоком 23 индикации, Оператор, проводит сравнение полученной сигнатуры с эталонной, рассчитанной для исправного логического блока, и в соответствии с результатом сравнения судит о состоянии исправности контролируемого блока.

1 35

Формула изобретения

09 8 входы управления режимом формирова= телей сигнатур группы соединены с входом сброса (n+1)-го формирователя сигнатур и подключены к выходу управления режимом блока управления, выход сброса которого соединен с входами сброса формирователей сигнатур группы, синхровходы которых соедчнены с синхровходом (n+1)-ro формирователя сигнатур и подключены к выходу синхронизации блока управления, выход управления выдачей теста которого соединен с входами тактирования задатчика тестов и первого блока настраиваемой задержки, выход которого соединен с входом внутренней синхронизации блока управления, выход генератора импульсов соединен с синхровходом блока управления, о тл и ч а ю щ е е с я тем, что, с целью повышения достоверности и точности контроля путем учета динамических характеристик входных и выходных сигналов контролируемых блоков, устройство содержит дополнительно группу формирователей тестовых сигналов, селектор входных сигналов, вто" рой блок настраиваемой задержки, группу из и компараторов уровня лоГиче сг, Die единицы Группу из и к Омпараторов урОВня лОГическОГО нуля, группу из и компараторов уровня переключений, группу из и дешифраторов. логического состояния, блок опорных уровней, первый, второй и третий выходы которого соединены с первыми входами компараторов уровня логической единицы, компараторов уровня логического нуля и компараторов уровня переключений соответствующих групп, выходы которых соединены соответственно с первыми, вторыми и третьими входами дешифраторов логического состояния группы, ичформационные выходы которых соединены с вторыми информационными входами соответствующих формирователей сигнатур, выходы сигнализации ошибки дешифраторов логического состояния группы Объединены и подключены к второму входу блока индикации и к входу прерывания блока управления, вторые входы i компараторов уровня логической единицы, уровня логичес— кого нуля и уровня переключений объI единены и образуют i-й информационный вход устройства, третий вход

3.-го компаратора уровня переключений

9 14534 группы соединен с х-м выходом вторб го блока настраиваемой =-.àäåðæêè, входы уровня запуска и управляющий вход запуска которого соединены соответ5 ственно с третьим выходом блока опорных уровней и выходом селектора входных сигналов, группа входов которого соединена с группой выходов формирователей тестовых сигналов и об,разуют группу информационных выходов устройства для подключения входов

,контролируемых блоков., первые вхо ды формирователей тестовых сигналов ! группы соединены с выходами задатЧик а те с то в, в торые вх оды фо рмир ова— телей тестовых сигналов группы соединены с выходами первого блока наст1 раиваемой задержки.

2. Устройство по п, 1, о т л и ч а. ю щ е е с я тем, что блок управ ления содержит элемент коммутации, RS-триггер, два D-триггера, три элеМента И, два счетчика,, три элемента

)4ЛИ и одновибратор, причем подвиж ный контакт элемента коммутации соеpèíeH с шиной нулевого потенциала, а замыкающий и размыкающий контакты подключены соответственно к R- u Sвходам RS-триггера, выход которого соединен с ециничным входом первого

D-триггера, входом сброса первого счетчика и является выходом сброса блока информационный Вход первого

D-три:спера соединен с. шиной нулевого

35 потенциала, а выход — с первыми вхоцами второго элемента ИЛИ и первого элемента И, выхоц которого подключен к синхровходу первого B-триггера, 09 1О второй вход первого элемента И соединен с вторым входом второго элемента

И и образует синхровход блока, второй вход второго элемента ИЛИ соединен с синхровходом второго D-триг- . гера, первым входом третьего элемента И и образует вход внутренней синхронизации блока, третий вход второго элемента ИЛИ является входом прерывания блока, выход второго элемента ИЛИ соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом переполнения первого счетчика и нулевым входом второго D-триггера., выход первого элемента ИЛИ соединен с входом одновибратора, выход которого соединен со счетным входом первого счетчика и образует выход управления выдачей теста блока, информационный вход второго Э-триггера соединен с шиной единичного потенциала. блока, прямой выход второго Э-триггера соединен с первым входом второго элемента И, входом сброса второго счетчика и об= разует выход управления режимом блока, инверсный выход второго D-триггера соединен с вторым входом третьего элемента И и образует выход Старт/стог блока, первый, второй и третий входы третьего элемента ИЛИ соединены соответственно с выходами третьего элемента И, второго элемента И и с выходом переполнения второго счетчика, счетныи вход которого соединен с выходом третьего элемента

ИЛИ и образует выход синхронизации блока.

1453409

1453409

1453409

Составитель И. Дюков

Техред Л.Олийнык

Корректор M. Самборская

Редактор Н. Тупица

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектна тная 4

Заказ 7286/46 Тираж 667 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС

113035, Москва, Ж-35, Раушская наб., д. 4/5