Многоканальное устройство для приоритетного подключения абонентов к общей магистрали

 

Изобретение относится к вычислительной технике и может быть исполь-. зовано в многомашинных и многопроцессорных вычислительных системах. Цель изобретения - повьшение быстродействия . Устройство содержит в каждом канапе 3 триггеры 4, 5, 6, элементы И 7-10, формирователи импульсов 11, 12, элементы НЕ 13, 14, блок 19 задержки. Устройство позволяет осуществлять организацию подключения абонентов к общей магистрали в соответствии с их приоритетами, которые могут оперативно изменяться при настройке вычислительной систеи. 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК 511 4 G 06 F 9/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (61) 1397914 (21) 4259347/24-24 (22) 10.06,87 (46) 15.02.89. Бюл, У 6 (72) В.В,Туравинин и А,В,Ткаченко (53) 681, 325(088,8) (56) Авторское свидетельство СССР

11 1397914, кл, G 06 F 9/46, 1986, .(54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ДЛЯ

ПРИОРИТЕТНОГО ПОДКЛЮЧЕНИЯ АБОНЕНТОВ

К ОБЩЕЙ МАГИСТРАЛИ (57) Изобретение относится к вычислительной технике и может быть исполь-..

„„SU„„1458873 А 2 зовано в многомашинных и многопроцессорных вычислительных системах, Цель изобретения — повышение быстродействия, Устройство содержит в каждом канале 3 триггеры 4, 5, б, элементы И

7-10, формирователи импульсов 11, 12, элементы HE 13, 14, блок 19 задержки, Устройство позволяет осуществлять организацию подключения абонентов к общей магистрали в соответствии с их приоритетами, которые могут оперативно изменяться при настройке вычислител ьной си с те мы, 2 ил, 14588

Изобретение относится к области вычислительной техники и может быть применено в многомашинных и многопроцессорных вычислительных системах, использующих для обмена данными общую магистраль (ON), Цель изобретения — повьппение быстродействия.

На фиг,l изображена структурная схема устройства; на фиг.2 — структурная схема блока задержки (пример для трехр азрядно го кода), Устройство содержит (фкг. 1) шину 1 разрешения .общей магистрали, шину 2 15 запрещения общей магистрали, каналы

3, каждый из которых содержит триггеры 4 —, 6, элементы И 7 - IO формирователи 11, 12 импульсов, элементы НЕ

13, 14, запросный вход 15 устройства, 20 ответный вход 16 устройства, группу кодовых входов 17 устройства, выход

l8 устройства, блок 19 задержки, содержащий (фиг.2) регистр 20, элемент

ИЛИ 21, узлы 22 задержки (по коли- 25 честву разрядов регистра), каждый из которых содержит элементы И 23, 24 и элемент 25 задержки, и узлы 26 переноса (на один меньше, чем количество разрядов регистра), каждый из кото- 30 рых содержит элементы И 27, 28, Устройство работает следующим образом.

В исходном состоянии триггеры 4—

6 находятся в нулевом состоянии, ка шине 2 и шине 1 установлен сигнал "1", В случайные моменты времени источ" кики информации (например, процессоры) по мере необходиьюсти передачи сообщений другим процессорам выдают 40 на регистры 20 через соответствующие группы входов 17 парафазным кодом коды приоритетов процессоров (которые не могут быть . одинаковыми но при;

> настройке в- бдительной систе мо- 45 гут оперативно изменяться1, а на соответствующие входы 15 сигналы, устанавливающие триггеры 4 соответствующих каналов 3 в единичное состояние (процессоры и .общая магистраль на фиг, 1 не показаны), Далее рассмотрим работу одного из каналов 3, так как

B остальных каналах работа осуществляется аналогичным образом. Сигнал с единичного выхода триггера 4 через . открытый элемент И 7 устанавливает триггер 5 в единичное состояние, закрывая при этом через шину 1 элементы И 7 всех каналов З.Сигнал с еди73 2 ничного выхода триггера 5 через открытый элемент И 8 запускает формиро,ватель 11 импульсов, который выдает. одиночный импульс, поступающий на первый вход блока 19, Поскольку на регистрах 20 блоков 19 различных каналов 3 установлены различные коды, то сигналы на выходах блоков 19 различных каналов 3 будут появляться в различное время (тем раньше, чем вьппе приоритет процессора, подключенного к данному каналу), Так, например, для четырехпроцессорной вычислительной системы коды приоритетов процессоров могут иметь следующий вид: 111, 011, 001, 000 (коды записаны в порядке возрастания приоритета), Если, например, в данное время на общую магис-... траль претендует два процессора, име å первый и второй приоритеты, т.е. их коды приоритетов соответственно равны 000 и 001, то после поступления сигнала на вход блока 19, на регистре

20 которого установлен код 000, на выходе блока 19 появится единичный сигнал через время, которое обусловлено задержкой поступившего сигнала на элементе И 23 узла 22 и элементе

ИЛИ 21 блока 19, На выходе блока 19, на регистре 20 которого установлен код 001, появится сигнал через время, обусловленное прохождением сигнала, поступающего на вход блока 19 через элементы И 24, задержки 25 узла 22,, И 23 узла 22 и элемент ИЛИ 21 блока 19, После появления сигнала на выходе блока 19, имеюще го максимал ьный приоритет, срабатывает элемент И 9 канала 3, к которому подключен наиболее приоритетный процессор, и через выход 18 этому процессору выдается сигнал, уведомпяющий его о том, что

I общая магистраль их захвачена и он может передавать по ней информацию, Этот же сигнал переводит триггер 6 рассматриваемого какала в единичное состояние, устанавливая тем саьым нулевой сигнал на шине 2, закрывая таким образом элементы И 8, 9 и открывая через элементы НЕ 13 элементы

И 10 (по второму входу) всех каналов, При этом к. моменту выдачи сигнала с выхода блока 19 канала 3, на регистре

20 которого установлен код 001, элемент И 9 этого канала 3 будет закрыт, а с выхода элемента И 10 (который открыт в данном канале 3 по первому входу сигналом с единичного выхода

1458873 триггера 5, а по третьему входу сигналом с выхода элемента НЕ 14) сигнал осуществит запуск формирователя

12 импульсов, который выдает одиночный импульс, поступающий на второй вход блока 19 канала 3. Этот сигнал через открытые элементы И 28 узлов

26> и 26 переноса установит первый триггер регистра 20 в нулевое состояние, т,е. временно придаст максимальный приоритет данному каналу 3, что обеспечит в дальнейшем (после осво" бождения OM) исключение задержки сигнала (на выходе блока 19) на элементах И 24 и задержки 25 узла 22< задержки, Формул а изобретения

Многоканальное устройство для приоритетного подключения абонентов к общей магистрали по авт, св. 1! 1397914, о т л и ч а ю щ е е с я тем, что, с целью повышения быстро,действия, в каждый канал устройства дополнительно введены четвертый элемент И, второй формирователь импульсов, два элемента НЕ, а блок задержки дополнительно содержит (n-!) ysлов переноса (где п — количество разрядов кода приоритета), каждый из которых содержит два элемента И, причем шина запрещения общей магистрали соединена с входом первого элемента

НЕ, в каждом канале единичный вход второго триггера соединен с первым входом четвертого элемента И, единич-! ный выход третьего триггера. через второй элемент НЕ . соединен с вторым входом четвертого элемента И, третий .вход которого соединен с выходом пер1О вого элемента НЕ, выход четвертого элемента И .соединен с входом второго формирователя импульсов, выход которого соединен с вторым входом блока задержки, в котором нулевой выход

I триггера i-ro (i=2,n) разряда регистр а соединен с пер вым входом перво го элемента И i-ro узла переноса, единичный выход i-го триггера соединен

Ч с первым входом второго элемента И

i-го узла переноса, второй вход блока задержки соединен с вторыми вх эдами первого и второго элементов И последнего узла переноса, выход второго элемента И каждого узла перено25

c,à (кроме первого) соединен с вторыми входами первого и второго элементов

И предыдущего узла переноса, выход первого элемента И i-ro узла переноса (i= i, п-1) соединен с входом установки в нулевое состояние (i+I )-ro разряда регистра, выход второго элемента И первого узла переноса соединен с входом установки в нулевое состояние перво го о аз ряда ре ги стра