Устройство для формирования кода фазы сигнала с полиномиальной частотной модуляцией

 

Изобретение относится к радиотехнике . Его использование в системах формирования частотно-модулированных сигналов позволяет повысить точность формирования кода фазы. Устройство содержит накопители 1, группу 2 блоков задания кода, сумматоры 3 и синхронизатор 7. Благодаря введению групп 4 перемножителей 5 и группы 6 блоков задания кода в устройстве обеспечивается точное формирование заданного закона изменения кода фазы. 2 табл., 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМ У СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4276049/24-24 (22) 02.07.87 (46) 07.03.89. Бюл. N 9 (71) Всесозный заочный электротехнический институт связи (72) А.Н.Жаров и В.H.Êî÷åìàñîâ (53) 62 1.373 42 (088.8) (56) Кочемасов В.Н. и др. Формирование сигналов с .линейной частотной модуляцией. — M. Радио и связь, 1983, с. 166.

Авторское свидетельство СССР

В 1262685, кл. Н 03 В 19/00, 1985.

Патент США к- 3842354, кл. Н 03 В 19/00, 1974.

„„SU„„1464282 А 1 (51) 4 H 03 В 19/00, Н 03 И 7/00 (54) УСТРОЙСТВО ДЛЯ ФОРИИРОВАНИЯ КОДА ФА36! СИГНАЛА С ПОЛИНОИИАЛЬНОЙ

ЧАСТОТНОЙ ИОДУЛЯЦИЕЙ (57) Изобретение относится к радиотехнике. Его использование в системах формирования частотно-модулированных сигналов позволяет повысить точность формирования кода фазы. Устройство содержит накопители 1, группу 2 блоков задания кода, сумматоры

3 и синхронизатор 7. Благодаря введению групп 4 перемнажителей 5 и группы б блоков задания кода в устройстве обеспечивается точное формирование заданного закона изменения кода фазы. 2 табл., 2 ил.

1464282 (2) 15 который соответствует полиномиальному закону изменения кода частоты

Изобретение относится к радиотехнике и может быть использовано в системах формирования сигналов с частотной модуляцией (ЧИ).

Цель изобретения - повышение. точности формирования кода фазы.

На фиг. 1 дана блок-схема предлагаемого устройства на фиг. 2 — схе ма синхронизатора. 10

Устройство содержит (фиг. 1) накопители 1, первую группу 2 блоков задания кода, сумматоры 3, группы 4 перемножителей 5, вторую группу 6 блоков задания кода и синхронизатор 7.

Блоки задания кодов в первой группе 2 представляют собой набор переключателей 8 (не показано), входы которых соединены с шинами логичес-! ких нуля и единицы. Соответствующие переключения обеспечивают на выходах каждого блока требуемые коды.

Блоки задания кодов во второй группе 6 могут быть выполнены в ви- 25 де подключения соответствующего выхода к шинам логических нуля и единицы.

Синхронизатор 7 содержит (фиг.2) опорный генератор 9, делитель 10 частоты, первый и второй счетчики

11, триггер 12 и первый и второй блоки 13 задания кода, идентичные блокам 2. Выход триггера 12 является первым выходом синхронизатора 7.

Работа устройства основана на том, что при подаче на информационный вход накопителя постоянного кода на . его выходе будет формироваться линей.но изменяющийся код. Если этот код, 40 в свою очередь, подать на информационный вход другого накопителя, то на его выходе будет формироваться код, изменяющийся по квадратичному закону. Цепочка из последовательно соединенных пар накопитель" сумматор будет воспроизводить во времени полиномиальное изменение выходного кода. Сумматоры, включенные между накопителями, необходимы для введения

50 кодов, определяющих коэффициенты полинома. Вычисления проводятся последовательно, от старших степеней к младшим. Каждый накопитель таким образом выполняет операцию дискретного интегрирования кода, поступающего на

его информационный вход.

Устройство работает следующим об- разоме

Пусть задан полиномиальный закон изменения частоты.

f = А, + Aqt + A)t + ... +

+ А t " н

Тогда, интегрируя (1) и переходя к дискретному времени t = mT получаем требуемый закон изменения кода фазы

1 1

К,= P m+ — P

3 3

1 н

+ ... + — P m

Я й

К = Р, + Р т + Рэш + . ° (3)

+ P m(H- ) н где Р„= А,Т, Р = А,Т2, P> = АэТ э ° ° ° э

P „= A„T — нормированые коэффициенты полинома, которые могут быть как положительными, так и отрицательными, кроме Р,, который всегда положителен;

К = f Т

Е код частоты.

При наличии на информационном входе накопителя 1.j только суммы кода, пропорционального коэффициенту

Р; полинома (3), и кода, посту ающего с накопителя 1. ()+1), на выходе кода фазы (2) определяем код, поступающий на информационный вход накопителя 1.j в виде суммы некоторого кода К ., и кода поступающего с наЭ копителя 1. (j+1). Далее найдем такой код К, при котором на выходе пред)Э лагаемого устройства обеспечивается формирование кода фазы, в точности равного заданному

Рассмотрим последовательно процессы, происходящие в каждом накопителе

1, ограничившись для простоты случаем N 3. На информационный вход накопителя 1.3 поступает код КЗ, на его выходе формируется код, равный фА

Е К. К (m+1) с задержкой на такт э

i o (далее полагаем, что тактовая частота одинакова для всех накопителей) ° которую можно учесть заменой m на

1464282 (m-1) . В результате такой замены код на выходе накопителя 1.3 записывается .как Кэm.

На выходе сумматора 3.2 при сложении этого кода с кодом К2 образуется

5 сумма К m + K2, поступающая на информационный вход накопителя 1.2, на выходе которого формируется (с учетом задержки на такт) код равный

1 1

Э вЂ” Кп2 + (- — К + K)m а на выходе

2 э 2

1 1 сумматора 3.1 — код — К m2 + (- -К + ь

+ К,)m + К,. Воспользовавшись соотно- !5 шением

10. э m(m+1) (2m+1)

6 и учтя задержку на такт, находим код фазы на выходе накопителя 1. 1

К„= (К вЂ”.— К + — К) m+ ! 1

+(К - K)m2+

1 1 з

1 25

+ — K шз з

Пвиравняв коэффициенты при одинаковых степенях выражений (2) и (4), получаем систему линейных уравнений, решая которую относительно К „ К и 30

К, находим

1 1

Р2 Рэ» (4) P 2+ 2Pç»

1Е 1Г

КОД Р» Р2 Рэ Р+ Р5

1/4 1/5

7/2 6 55

9 30

6 48

0 24

1/2 1/3

t 2

0 2

0 0

0 0

0

0

К, 2

Кэ

К

Кэ= 2Рэ.

Таким образом, используя здесь вместо кодов, пропорциональных коэффициентам P, . P и Р, полинома (3), их линейные комбинации К„К2 и Кз, 40 получаем требуемый код фазы при

N = 3. Действуя последовательно по приведенному выше алгоритму, можно найти необходимые линейные комбинации и для N ) 3. Результат удобно 45 свести в табл. 1, где представлены численные множители при коэффициентах полинома Р,, Р,..., P „ для каждого из кодов К „ К,..., К„ (для случая N 5) . 50

1 Таблица 1

В тех случаях, когда исходным является не закон изменения частоты (1), выраженный через коэффициенты

Р,, Р2 » ..., Рн полинома (3), а закон изменения кода фазы вида

К, = Я,ш + (2пР + Я тп +

+ Q m н 5 выраженный через коэффициенты Q„, Q, ..., Q„, связь между коэффициенia H Q,, Q, ..., Я„и K„K2, К „определяется из табл. 2.

Таблица 2

1 1I1

Код Qi Q2 Q 04 Чэ

1 1

0 2

0 0

0 0

0 0

К1

К2

К3

К,, »

1 . 1 1

6 14 30

6 36 150

0 24 240

0 0 120!

Тактовые частоты накопителей 1.1, 1.N, которые могут быть и не равны между собой, формируются на 1-м, 2-м, ..., N-м выходах синхронизатора 7 путем деления частоты опорного генератора 9 делителями 10. С блока 13.1 на вход предустановки первого счетчика 11.1 поступает код, пропорциональный длительности полиномиального ЧИ сигнала, а с блока

13.2 на вход предустановки второго счетчика 11.2 поступает код, пропорциональный периоду повторения полиномиального ЧМ сигнала. Первый и

Переход от табл. 1 к табл. 2 осуществляется приравниванием коэффици ентов при одинаковых .степенях полинома (2) и полинома (5). Дальнейшее описание работы предлагаемого устройства проведем применительно к случаю, когда сигнал задан в виде полинома (3), коэффициентами Р „, Р2 ° ° ° ° ° Р„ °

В каждом из перемножителей 5.1, 5.2, ..., 5.(N+1-j) группы 4.j соответствующий коэффициент Pj»Р!+,,... °

Р„полинома (3), поступающий с блоков 2.j, 2. (j+1), ..., 2.N, умножается на свой численный множитель, записанный в блок б.j и поступает на входы сумматора З.j. На выходах накопителя 1 ° 1 формируется код фазы сигнала с полиномиальной ЧМ.

Синхронизатор 7 работает следующим образом.

1464282

Устройство для формирования кода азы сигнала с полиномиальной частотой модуляцией, содержащее первый и торой блоки задания кода первой руппы, первый сумматор, первый и торой накопители и синхронизатор, 35 второй счетчики 11 работают в режиМе вычитания. Таким образом, коэффициенты пересчета первого и второго с1четчиков 11 равны кодам„ поступаюп1им с блоков 13.

Когда второй счетчик 11.2 перег1олняется, на его выходе обнуления

Появляется узкий импупьс, который апрокидывает триггер 12 в единичное остояние и осуществляет предустанову первого счетчика. 11.1., который ачинает считать в режиме вычитания. осле переполнения первый счетчик

11.1 останавливается. Узкий импульс, озникающий на выходе обнуления пер ого счетчика 11.1 при его перепол ении, опрокидлвает триггер 12 в нуевое состояние. Таким образом, на

ыходе триггера 12 формируется строб, 2б авный длительности сигнала. Следуюий строб начинает формироваться в омент следующего переполнения второо счетчика 11.2 и процесс повторя1 тся периодически. 25

Таким образом, в предлагаемом устойстве полностью устраняется неточность в формировании заданного закиаа изменения фазы.

30 формулаизобретения первый выход которого подключен к входам обнуления накопителей, второй и третий выходы синхронизатора соединены с тактовыми входами соответственно первого и второго накопителей, выходы второго накопителя подключены к первым входам первого сумматора, отличающееся -eM, что, с целью повышения точности формирования кода фазы, в устройство введены третий-N-й блоки задания кода первой группы (И вЂ” степень полинома), второй — (N-1)-й сумматоры, вторая группа иэ N блоков задания кода, N групп по (N-i+1) перемножителей каждая (i = 1, N) и третий — N-й накопители, выходы каждого иэ которых соединены с первыми входами предыдущего сумматора, входы Обнуления третьегО—

И-ro накопителей объединены и подключены к первому выходу синхронизатора, четвертьп — (N+1) é выходы которого соединены с тактовыми входами соответственно третьего — N-го накопителей, выходы i-го блоха задания кода первой группы подключены к первым входам (i-j+1)-ro перемножителя j-й группы, (j i), К-е выходы (К ь N-i+1) i-ro блока задания кода второй группы соединены с вторыми входами К-го перемножителя i-й группы, выходы всех перемножителей которой подключены к соответствующим входам i-ro сумматора, выходы которого с*единены с информационными входами i-го накопителя, выходы первого накопителя являются выходами устройства.

1464282

Составитель О.Ревинский

Техред Д.Олуд имк Корректор И.Муска

Редактор Г.Волкова

ЮЮ

Заказ 833/58 Тирах 879 Поднисное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГЕНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 0/5

Производственно-издательский комбинат "Патент", г. Yxropop,, ул. Гагарина, 101