Формирователь сигналов произвольной формы

 

Изобретение относится к импульсной технике и может быть использовано в измерительных устройствах . Цель изобретения - повышение точности формирования сигналов произвольной формы за счет применения переменного шага квантования по времени. Для достижения цели в формирователь сигналов, содержат ший цифроаналоговый преобразователь 24, операционный усилитель, 25, тактовьй генератор 1 и шину 27 данных, введены элементы И 2, 5, 17, 20, 21, 22, делители 3, 9, 10 частоты, триггеры 4, 12, 15, элементы ИЛИ 7, 8, 11, 13, 14, регистр 18 сдвига, элемент НЕ 19, сумматор 23. Каждый интервал ступенчатой аппроксимации формируемого сигнала кодируется тремя разрядами кода в регистре 18.Один из этих, разрядов кодирует величину шага квантования во времени, а два других - величину и знак приращения напряжения на данном интервале. Информация о формируемом сигнале заносится в регистр 18 с шины 27 по импульсу на шине 28 Запись. Затем информация . последовательно выводится из регистра 18. Делитель 10 обеспечивает сдвиг на три разряда в каж-, дом интервале. Максимальная длительО ) с

СОЮЗ СО8ЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК ц11 4 Н 03 К 4/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H Д ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ г1РИ ГКНТ СССР (21) 4294334/24-21 (22) 04.08.87 (46) 15.03.89. Бюл. Р 10 (72) Е.И.Бороденко, В.А.Дударев, А.В.Кузнецов и И.A.Ùåãoëåâ (53) 62 1.374 (088.8) (56) Авторское свидетельство СССР

Ф 1077045, кл. Н 03 К 4/06, 1984 .

Палм, Уильямсон. Использование

ЗУПВ и цифроаналогового преобразователя в генераторе сложных сигналов. — Электроника .1978, Ф 1, с. 77-78. (54) ФОРМИРОВАТЕЛЬ СИГНАЛОВ ПРОИЗВОЛЬНОЙ ФОРМЫ (57) Изобретение относится к импульсной технике и может быть ис пользовано в измерительных устройствах. Цель изобретения — повы-. шение точности формирования сигналов произвольной формы за счет применения переменного шага квантования по времени. Для достижения цели й

„„SU„„1465956 А1 в формирователь сигналов, содержа-. ший цифроаналоговый преобразователь

24, операционный усилитель 25, тактовый генератор 1 и шину 27 данных, введены элементы И 2, 5, 17, 20, 21 °

22, делители 3, 9, 10 частоты, триггеры 4, 12, 15, элементы ИЛИ 7, 8, 11, 13, 14, регистр 18 сдвига, элемент HE 19, сумматор 23. Каждый интервал ступенчатой аппроксимации формируемого сигнала кодируется тремя разрядами кода в регистре 18.Один из этих. разрядов кодирует величину шага квантования во времени, а два других — величину и знак приращения напряжения на данном интервале. Информация о формируемом сигнале заносится в регистр 18 с шины 27 по импульсу на шине 28 "Запись". Затем информация . последовательно выводится из регистра 18. Делитель 10 обеспечивает сдвиг на три разряда в каж-, дом интервале. Максимальная длитель1465956 ность интервала определяется коэффициен;ом деления делителя 3, а минимальная равна трем периодам импульсов тактового генератора 1. Делитель

9 определяет момент завершения формирования сигнала. Код в сумматоре

23, в зависимости от логических урово Изобретение относится к импульс: ной технике и предназначено для использования в измерительных устройствах.

Цель изобретения — повышение точности формирования сигналов произвольной формы за счет применения переменного шага квантования по времени..

l0

На фиг. 1 изображена функциональная схема формирователя сигналов произвольной формы; на фиг.2 — временные ( диаграммы, поясняющие его работу; на фиг.3 — график формируемого сигнала.

Формирователь сигналов произвольной формы содержит тактовый генератср I, .первый элемент И 2, первый делитель 3 частоты, первый триг- 20 ( гер 4, второй элемент И 5, шину 6

"Установка нуля", первый элемент ИЛИ

7, второй элемент ИЛИ 8, второй делитель 9 частоты, третий делитель

10 частоты, третий элемент ИЛИ 11, второй триггер 12, четвертый элемент

ИЛИ 13, пятый элемент ИЛИ 14, третий триггер 15, шину 16 "Пуск", третий элемент И 17, регистр 18 сдвига, элемент НЕ 19, четвертый элемент И

20, пятый элемент И 2 1, шестой элемент И 22, суыматор 23„ цифроаналоговый преобразователь 24, операционный усилитель 25, выходную шину 26, шину 27 данных и шину 28 "Запись".

Первый вход первorо элемента И 2

35 подключен к выходу тактового генератора 1, единичный выход первого триггера 4 соединен со вторым входом первого элемента И 2, выход которого соединен с первым входом второго элемента И 5 и входом первого делителя 3 частоты, выход которого соединен с первым входом второго элемента ИЛИ 8„ второй вход которо.> ней на выходах регистра 18 меняется на единицу или остается неизменным.

Соответственно изменяется выходное напряжение. Шина 16 "Пуск" и шина

6 "Установка нуля" используются для управления работой формирователя сигналов. 3 ил.

ro соединен с выходом второго элемента И 5, второй вход которого подключен к выходу третьего триггера 15, шика 6 соединена с первым входом первого элемента ИЛИ 7, установочпым входом регистра 18 сдвига, установочным входом сумматора 23, выход первого элемента ИЛИ 7 подключен к нулевому входу первого триггера 4, установочному входу первого делителя

3 частоты, установочному входу третьего делителя 10 частоты, первому входу четвертого элемента ИЛИ 13 и первому входу пятого элемента ИЛИ

14, выход которого соединен с нулевым входом третьего триггера 15, единичный вход которого подключен к выходу четвертого элемента И 20, шина 16 соединена с единичным входом первого триггера 4, установочным входом второго делителя 9 частоты и первым входом третьего элемента ИЛИ 11, второй вход которого подключен к выходу третьего делителя 10 частоты, а выход — к единичному входу второго триггера

12, нулевой вход которого соединен с выходом четвертого элемента ИЛИ

13, а выход — с первыми входами третьего 17, четвертого 20, пятого 21 и шестого 22 элементов И, выход второго элемента ИЛИ 8 соединен с входом второго делителя 9 частоты, входом третьего делителя 10 частоты, вторым входом четвертого элемента

ИЛИ 13 и сдвигающим входом регистра 18, выход второго делителя 9 частоты подключен к второму входу первого элемента ИЛИ 7, первый выход регистра 18 соединен с входом регистра 18, данные которого поразрядно подключены к шине 27, шина 28 соединена с входом записи регистра

18, второй выход которого соединен

14659

35 со вторым входом третьего элемента

И 17 и входом элемента НЕ 19, третий выход регистра 18 подключен к второму входу пятого элемента И 21, 5 а четвертый выход — к второму входу шестого элемента И 22, выход которого соединен с вычитающим входом сумматора 23, суммирующий вход которого подключен к ныходу пятого 10 элемента И 21, а выход — к входу цифроаналогового преобразователя

24, выход которого соединен со входом операционного усилителя 25, выход которого подключен к выходной шине 26, выход элемента НЕ 19 соединен со вторым входом четвертого элемента И 20, выход третьего элемента

И 17 соединен со вторым входом пятого .элемента ИЛИ 14, нулевой выход первого триггера 4 соединен с третьим входом четвертого элемента

ИЛИ 13.

Перный делитель 3 частоты имеет коэффициент деления, равный п, где 25 п - разрядность регистра 18.

Второй делитель 9 частоты коэффициент деления, равный и, где n— разрядность регистра 18, первый счетный вход и второй устанавливающий g0 вход и предназначен для фиксации окончания формирования сигнала сразу после одного полного циклического сдвига информации в регистре 18.

Третий делитель 10 частоты имеет коэффициент деления, равный трем, и предназначен для формирования сигнала опроса второго, третьего и четвертого выходов регистра 18.

Регистр 18 имеет п входов данных для параллельной записи цифровой последовательности кода формируемого сигнала, сдвигающий вход для приема сигнала при циклической перезаписи содержимого регистра сдвига 18, установочный вход для установки исходного нулевого состояния всех разрядов регистра 18, вход для циклической перезаписи содержимого регистра

18, вход записи для разрешения записи информации в регистр 18 с его входов данных, первый выход для циклической перезаписи, содержащейся в регистре 18 информации, второй выход для считывания информации старшего п-го разряда регистра 18, третий выход для считывания информации с (п-1)-ro разряда регистра

56 4

18, четвертьп выход для считывания информации с (и-2) -го разряда. регистра 18. Регистр 18 предназначен для параллельного приема, последовательной циклической перезаписи цифроной последовательности кода формируемого сигнала, а также для ее потриадного считывания.

Сумматор 23 может быть выполнен в виде реверсивного счетчика.

Формирователь сигналов произвольной формы работает следующим образом.

В момент времени t (не показан) на шину Ь подается единичный импульс, который устанавливает в нулевое состояние регистр 18, первый триггер 4, третий делитель 10 частоты, второй триггер 12, третий триггер 15, первый делитель Э частоты и сумматор 23.

В момент времени t на шину 27 подается вся цифровая последовательность кода формируемого сигнала, которая записывается в регистр 18 при поступлении единичного импульса, по" даваемого на вход записи регистра

18 по шине 28. Вся последовательность разбивается на триады. Первый разряд каждой триады содержит информацию о сдвиге по оси времени (t), причем единица в этом разряде свидетельствует о сдвиге на один шаг, ноль — о том, что сдвига нет и содержание второго и третьего разрядов данной триады относится не к следующему, а к текущему шагу, т.е. имеет место сдвиг на один шаг только по оси уровня (V). Второй и третий разряды триад содержат информацию о характере сдвига по Ч, а именно: состояние 10 в этих разрядах говорит о одношаговом приращении no V относительно предыдущего шага, 01 одношаговое уменьшение по Ч относительно предыдущего шага и 00 — отс-;ствие изменения по Ч относительно предыдущего шага, состояние 11 запрещено.

Формирователь сигналов произвольной формы готов к формированию сигнала.

В момент времени t3 на шину 16 . поступает единичный импульс, который устанавливает в нулевое состояние второй делитель 9 частоты и переводит в единичное состоянце первый триггер 4 и второй триггер

14659

12 (через третий элемент ИЛИ 11) .

Напряжение логической единицы с выхода второго триггера 12 поступает на первые входы третьего 17,четвертого 20, пятого 21 и шестого 22 элементов И. Если на третьем выходе регистра 18 присутствует напряжение логической единицы, то оно через

;открытый пятый элемент И 21 посту- 10 пает на суммирующий вход сумматора

i23 и суимируется в нем. Если на чет,вертом выходе регистра 18 присутствует напряжение логической едини цы, то оно через шестой элемент И 15

32 поступает на вычитающий вход сум матора 23 и выччтается из его содер кимого. Присутствие напряжения ло-! ( гической единицы на третьем и чет вертом входах регистра 18 одновре- 20 менно невозможно. Если на втором вы,,ходе регистра 18 присутствует напрял<ение логического нуля, то оно, ин вертируясь элементом НЕ 19, поступа, ет через открытый четвертый элемент

IH 20 на единичный вход третьего триг|гера 15„ переводя ere в единичное

,состояние. Напряжение логической

,единицы с выхода третьего триггера (15 поступает на второй вход второго 30 элемента И 5, открывая его. Если на втором выходе регистра 18 присутствует напряжение логической едиьпщы, то третий триггер 15 не изме, няет своего состоянияр в результате чего второй элемент И 5 остается закрыться.

Напряжение логической единицы с единичного выхода первого триггера

4 поступает на второй вход перво- 40 го элемента И 2, разрешая тем самым прохождение тактовых импульсов с выхода тактового генератора 1.Тактовые импульсы поступают на счет» ный вход первого делителя 3 частоты и на первый вход второго элемента

И 5. Если на втором входе второго элемента И 5 присутствует напряжение логического нуля, т„е. на втором выходе регистра 18 присутствует напряжение логической единицы, то второй элемент И 5 не пропускает тактовые импульсы на свой выход. Импульс на выходе первого делителя 3 частоты формируется при подсчете им тактовых импульсов. Этот импульс, пройдя через второй элемент . ИЛИ 8, поступит на входы второго 9 и треть" его 10 делителей частоты, через чет56 6 вертый элемент ИЛИ 13, установит в нулевое состояние второй триггер 12 и циклически сдвинет на один разряд содержимое регистра 18. Так повторяется три раза. После поступления третьего импульса на первый счетный вход делителя 10 частоты на его выходе появится единичный импульс, который через третий элемент ИЛИ 11 переводит второй триггер 12 в единичное состояние. Напряжение логической единицы с выхода второго триггера 12 поступает на первые входы третьего 17, четвертого 20, пятого

21 и шестого 22 элементов И. Напряжение логической единицы с третьего или четвертого выходов регистра 18 поступит на суммирующий или вычитающий входы сумматора 23, суммируясь или вычитаясь с его содержимым, которое в свою очередь поступает на вход цифроаналогового преобразователя 24, преобразующего содержимое сумматора 23 в напряжение ступенчатой формы, поступающее на вход операционного усилителя 25, который формирует из него аналоговый сигнал, выдаваемый на выходную шину 26.

Если на втором выходе регистра 18 присутствует напряжение логической единицы, то работа формирователя сигналов произвольной формы далее повторяется по вышеописанному алгоритму.

Если на втором выходе регистра 18 присутствует напряжение логического нуля, то оно инвертируется элементом НЕ 19 и через открытый четвертый элемент И 20 переводит третий триггер 15 в единичное состояние. Напряжение логической единицы с выхода третьего триггера 15 поступает на второй вход второго элемента И 5, открывая его. Тактовые импульсы с выхода первого элемента И 2, проходя через второй элемент И 5, поступают на выход второго элемента ИЛИ 8 и подаются на входы второго 9 и третьего 10 делителей частоты. Первый импульс переводит второй триггер 12 в нулевое состояние. Тактовые импульсы с выхода второго элемента ИЛИ

8 сдвигают содержимое регистра 18.

Когда содержимое регистра будет сдвинуто на три разряда, то на выходе третьего делителя 10 частоты появится импульс, который переведет .второй триггер 12 в единичное состояние. Напряжение логической еди1465956 ницы на выходе триггера 12 откроет третий 17, четвертый 20, пятый 21 и шестой 22 элементы И. Содержимое второго и третьего разряда регистра 18 будет суммироваться или вы5 читаться в сумматоре 23, изменяя или оставляя без изменения его содержимое.

Если на втором выходе регистра

18 присутствует напряжение логического нуля, то работа формирователя происходит по вышеописанному алгоритму до появления при опросе второго выхода напряжения логической единицы.

Работа формирователя будет осуществляться до появления на выходе второго делителя 9 частоты импульса, который будет свидетельствовать о том, что формируемый сигнал полностью синтезирован, т.е. содержимое регистра 18 совершило один цикл церезаписи. Этот импульс через пер» вый элемент ИЛИ 7 поступает на нулевой вход первого триггера 4, переводя его в нулевое состояние, а на

его единичном выходе появится напряжение логического нуля, которое поступит на второй вход первого эле- 30 мента И 2, запрещая тем самым прохождение тактовых импульсов на его выход. На этом работа формирователя сигналов заканчивается.

При необходимости сформировать следующий сигнал на шину 16 поступа35 ет единичный импульс и формирователь сигналов начинает работать по вышеописанному алгоритму. .Рассмотрим конкретный пример ра- 40 боты формирователя сигналов произ-. вольной формы (фиг.2).

В момент времени t (не показан) на шину 6 подается единичный импульс, который устанавливает в нулевое сос- 4 . тояние блоки 18, 4, 10, 12, 15, 3 и 23.

В момент времени t < (не показан) на шину 27 в параллельном виде подается 39-разрядная цифровая последо50 вательность кода формируемого сигнала вида: 010 010 010 010 010 110

100 001 001 001 001 001 101. Подается единичный импульс на шину 28 и информация записывается в блок 18 по триадам:

010 — первая триада (записывается в старшие разряды регистра 18);

010 — вторая триада;

010 — третья триада, 010 — четвертая триада, 010 — пятая триада;

1 10 — шестая триада;

100 — седьмая триада;

00 1 — в ос ьмая триада;

001 — девятая триада

001 — десятая триада, 001 — одиннадцатая триада;

001 - двенадцатая триада;

101 — тринадцатая триада (записывается в младшие разряды регистра 18).

Формирователь сигналов произвольной формы готов к формированию сигнала. В момент времени t3 (фиг.2б) на шину 16 поступает импульс, устанавливающий в нулевое состояние делитель 9 частоты и переводящий в единичное состояние триггер 4 и триггер 12. На выходе триггера 12 появляется напряжение логической единицы (фиг.2ж), которое открывает элемента И 17„ 20, 21 и 22. Так как первый разряд первой триады содержит логический ноль, то на выходе элемента И 20 появится напряжение логической единицы (фиг.2и), которое переведет в единичное состояние триггер 15 (фиг.2з). Так как во втором разряде первой триады записана логическая единица, то на выходе элемента И 21 появится напряжение логической единицы (фиг.2к), которое поступит на суммирующий вход сумматора 23. Содержимое сумматора 23 поступит на вход цифроаналогового преобразователя 24, на выходе которого будет присутствовать сигнал, пропорциональный содержимому сумматора 23, т.е. единице (фиг.2м).

Напряжение логической единицы с выхода триггера 4 разрешит прохождение через элемент И 2 тактовых импульсов с тактового генератора 1.

Так как на втором входе элемента И

5 присутствует напряжение логической единицы с триггера 15, то на выход элемента ИЛИ 8 будут поступать тактовые импульсы (фиг. 2г) .

Первый тактовый импульс с выхода элемента ИЛИ 8 установит триггер 12 в нулевое состояние и опрос 39-го, 38-го и 37-го разрядов регистра

18 прекращается (фиг.2г, ж, и, к).

Этот же тактовый импульс сдвигает

146595б

10 содержимое регистра 18 на один разряд, второй тактовый импульс с выхода элемента ИЛИ 8 сдвигает содержимое регистра 18 еще на один разряд, третий - еще на один разряд. Теперь в трех с-.àðøèõ разрядах регистра 18 записана вторая триада цифровой о1 следовательности кода формируемого сигнала - 010 Этот же импульс проxopHT HB Bblxop делитеJIH 10 частоты, переводя триггер 12 в единичное состояние (фиг.2е,ж). Напряжение логической единицы с выхода триггера 12 опрашивает старшие разряды регистра

18. Так. как в первом разряде второй триады содержится логический ноль, то триггер 15 сохраняет свое состояние. Единичный импульс со второго разряда суммируется через . элемент

И 21 (фиг.2к) с содержанием сумматора 23, которое преобразуется цифроаналоговым преобразователем 24 (фиг.2м). Вышеописанный алгоритм повторится три раза до момента вре- 2 мени t, (фиг.2б). В момент времени

{фиг.26) в старших разрядах регистра 18 будет записана шестая три ада. Единичжй импульс с выхода делителя 10 частоты переводит триггер 30

12 в единичное состояние, в резуль тате чего будет осушествляться опрос второго, третьего н четвертого выхода регистра 18, что соответст вует 39-муь 38-му и 37-му разрядам

35 регистра 18„Так как в первом разряде шестой триады записан сигнал логической единицы, то триггер 15 перейдет в нулевое состояние, а элемент И 5 закроется. Логическая еди- 4О ница со второго разряда шестой триады поступит на суммирующий вход сумматора 23 и произойдет ее суммирование с содержимым сумматора 23 (фиг.2е, ж, з,к). Содержимое сумматора 23 преобразуется цифроаналоговым преобразователем 24 (фиг.2м}.

На выходе делителя 3 частоты появится 39-й тактовый импульс из последовательности тактовых импульсов, поступающих на его вход (фиг.2в), который поступит на выход элемента

ИЛИ 8, установит триггер 12 в нулевое состояние (прекратится спрос выходов регистра 18) (фиг.2ж, и, к,л) и сдвинет содержимое регистра 18 на один разряд. Следующий импульс сдви нет регистр 18 еще на один разряд и следующий — еще на один разряд и раэ решит опрос второго, третьего и четвертого выхода регистра 18 (фиг. 2е, ж, и, к, л) . Так как во втором и третьем разрядах седьмой триады записаны логические нули, то состо,гние сумматора 23 не изменится, В момент времени t (фиг.26) в старших разрядах регистра 18 будет записана восьмая триада и начнется опрос старших разрядов регистра 18, т.е. второго, третьего и четвертого выходов регистра 18 (фиг. 2ж).

Так как в первом разряде восьмой триады записан логический ноль, то триггер 15 переходит в единичное состояние (фиг.2з) . Поскольку в третьем разряде восьмой триады записана логическая единица, то она вычтется иэ содержимого сумматора

?3. Так как элемент И 5 открыт, то с его выхода тактовый импульс пройдет на выход элемента KIH 8, который прекратит. опрос (фиг.2ж} и сдвинет содержимое регистра 18 на оцин разряд. Ввиду того, что в первом разряде девятой, десятой и одиннадцатой триад записан логический ноль, работа формирователя будет происходить по вышеописанному алгоритму.

В момент времени t< (фиг.26) в старших разрядах регистра 18 будет записана тринадцатая триада и начнется ее опрос (фиг.2ж) . Так как в первом разряде этой триады записана логическая единица, то триггер 15 установится в нулевое состояние (фиг.2э).

Логическая единица, записанная в третьем разряде триады, вычитается из содержимого сумматора 23 (фиг.2л, и) . В момент времени t „ (фиг.26) на выходе делителя 3 частоты появится единичный импульс (39-й из поступивших на вход тактовых импульсов), который прекратит опрос регистра 18 и сдвинет его содержимое на один разряд. В момент времени t< (фиг.26) появится следующий импульс на выходе делителя 3 частоты. который сдвинет содержимое регистра 18 еще на один разряд. В момент времени t g (фиг.26) на выходе делителя 3 частоты появится еще один единичный импульс, который также сдвинет содержимое регистра 18 еще на один разряд и вызовет появление импульса с делителя

9 частоты, что свидетельствует с том, что содержимое регистра 18 совершило полный цикл перезаписи и выходной

1465956!

2 сигнал сформирован. Триггер 4 также перейдет в нулевое состояние, напряжение логического нуля с его выхода (фиг.2б) закроет элемент И 2, а напряжение логической единицы с его нулевого выхода запретит дальнейший опрос разрядов регистра 18. На этом работа формирователя сигналов по формированию сигнала по его цифровому коду заканчивается. Для вторичного и более формирования этого сигнала вышеописанный алгоритм пов-, торяется нужное количество раз при подаче сигнала на шину 16. Разрядность регистра 18 и коэффициенты деления делителей 3 и 9 частоты могут быть кратны числу три и должны быть равны или больше длины цифровой последовательности кода формируемого сигнала. Если длина последовательности меньше разрядности регистра 18, то она добавляется триадами вида 100, которые не влияют на форму импульса, а влияют только на момент его появления. Они добавляются впереди, если необходимо сформировать импульс с определенной временной задержкой.

На фиг.3 приведен еще один пример формирования сигнала, причем значения кодовых триад указаны под осью времени.

Предлагаемый формирователь сигналов обеспечивает формирование сигнала произвольнои формы с переменным шагом квантования по времени, Формула изобретения

Формирователь сигналов произвольной формы, содержащий последовательно соединенные цифроаналоговый преобразователь, операционный усилитель и выходную шину, а также тактовый генератор и шину данных, о тл и ч а ю шийся тем, что, с целью повышения точности формирования сигналов произвольной формы за счет использования переменного шага квантования по времени, в него введены первый элемент И, первый деяитель частоты, первый триггер, второй элемент И, шина "Установка нуля", первый элемент ИЛИ, второй элемент ИЛИ, второй делитель частоты, третий делитель частоты, третий элемент ИЛИ, второй триггер четвертый элемент ИЛИ, пятый эле.5

55 мент ШП1, третий триггер, шина

"Пуск", третий элемент И, регистр сдвига, элемент НЕ, четвертьй элемент И, пятый элемент И, шестой элемент И, сумматор данньк, шина "Запись", причем первый вход первого элемента И подключен к выходу тактового генератора, единичный выход первого триггера соединен с вторым входом первого элемента И, выход которого соединен с первым входом второго элемента И и входом первоro делителя частоты, выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, второй вход которого подключен к выходу третьего триггера, шина "Установка нуля" соединена с первьм входом первого элемента ИЛИ, установочным входом регистра сдвига и установочным входом сумматора, вьжод первого элемента ИЛИ подключен к нулевому входу первого триггера, установочному входу первого делителя частоты, установочному входу третьего делителя частоты, первому входу четвертого элемента ИЛИ и первому входу пятого элемента ИЛИ, вьжод которого соединен с нулевым входом третьего триггера, единичный вход которого подключен к выходу четвертого элемента И, шина "Пуск" соединена с единичным входом первого триггера, установочным входом второго делителя частоты и первым входом третьего элемента ИЛИ, второй вход которого подключен к выходу.. третьего делителя частоты, а выход— к единичному входу второго триггера, нулевой вход которого соединен с выходом четвертого элемента ИЛИ, а вьссод — с первыми входами третьего, четвертого, пятого и шестого элементов И, выход второго элемента ИЛИ соединен с входом второго делителя частоты, входом третьего делителя частоты, вторым входом четвертого элемента ИЛИ и сдвигающим входом регистра сдвига, выход второго делителя частоты подключен к второму входу первого элемента ИЛИ, первый выход регистра сдвига соединен с входом регистра сдвига, входы данных которого поразрядно подключены к шине данных, шина Запись" соединена с входом записи регистра сдвига, второй выход которого соединен

14б5956 .

Фиг.2

Kf Ю1

О/ ф

Составитель А.Смирнов

Редактор А.Ревин Техред M.Дидык Корректор Л.Патай

Заказ 954/53 Тираж 879 Подписное

ВНИИЛИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина,101 вторым входом третьего элемента И и входом элемента НЕ, третий выход регистра сдвига подключен к второму входу пятого элемента И, а четвертый выход — к второму входу шестого элемента И, выход которого соединен с вычитающим входом сумматора, суммирующий вход которого подключен к выходу пятого элемента И, а выход — к входу цифроаналогового преобразователя, выход элемента НЕ соединен с вторым входом четвертого элемента И, выход третьего элемента

И соединен с вторым входом пятого элемента ИЛИ, нулевой выход первого триггера соединен с третьим входом четвертого элемента ИЛИ.