Адаптивное дуплексное устройство для передачи дискретной информации

 

Изобретение относится к электросвязи. Цель изобретения - повышение объема передаваемой информации. Устройство содержит передатчик 1, приемник 2, дифференциальную систему 3, запоминающий блок 4, линии задержки 5 и 10, ЦАП 6, вычитатель 7, решающий блок 8, сумматор 9, коммутатор 11, блок сравнения 12 и генератор 13 псевдослучайной последовательности . Цель достигается путем увеличения скорости адаптации компенсирующего сигнала . 1 ил.

СОЮЗ СОБЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU»1467776 (5В 4 Н 04 1 5/14

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ

fl0 ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4279131/24-09 (22) 06.07.87 (46) 23.03.89. Бюл. № 11 (71) Новосибирский электротехнический институт связи им. Н. Д. Псурцева (72) С. В. Бондин, Г. Х. Гарсков и И. И. Резван (53) 621.396.41 (088.8) (56) Hrlte N.. Itneflstton S. А new digital

echo conceller for two-wire subscriber lines.—

IEEE Transaction on Com., 1981, v. 29, № 11, рр. 1573 — 1580. (54) АДАПТИВНОЕ ДУПЛЕКСНОЕ УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ ДИСКРЕТНОЙ ИНФОРМАЦИИ (57) Изобретение относится к электросвязи.

Цель изобретения — повышение объема передаваемой информации. Устройство содержит передатчик 1, приемник 2, дифференциальную систему 3, запоминающий блок 4, линии задержки 5 и 10, ЦАП 6, вычитатель 7, решающий блок 8, сумматор 9, коммутатор 11, блок сравнения 12 и генератор 13 псевдослучайной последовательности. Цель достигается путем увеличения скорости адаптации компенсирующего сигнала. 1 ил.

1467776

r;=S;;+n,+l; — l;, (2) 1

Изобретение относится к электросвязи и может быть использовано в системах передачи данных.

Цель изобретения — повышение объема передаваемой информации путем увеличения скорости адаптации компенсирующего сигнала.

На чертеже изображена структурная электрическая схема предложенного устройства.

Адаптивное дуплексное устройство для передачи дискретной информации содержит передатчик 1, приемник 2, дифференциальную систему 3, запоминающий блок 4, первую линию 5 задержки, цифроаналоговый преобразователь 6, вычитатель 7, решающий блок 8, сумматор 9, вторую линию 10 задержки, коммутатор 11, блок 12 сравнения и генератор 13 псевдослучайной последовательностии.

Устройство работает следующим образом.

Передаваемая двоичная последовательность, подвергнутая скремблированию, подается на вход передатчика 1, в котором преобразуется к виду, удобному для передачи по двухпроводной линии (кодируется, модулируется и т. д.). Поскольку предварительная дифференциальная система 3 может обеспечить подавление передаваемого сигнала на 10 — 20 дБ, часть передаваемого сигнала поступает на вход приемника 2, где превышает уровень принимаемого сигнала, который затухает в линии на 30 — 40 дБ на

20 — 30 дБ. При предположении, что импульсная реакция дифференциальной системы 3 обладает конечной длительностью (N тактовых интервалов), передаваемый сигнал на входе приемника 2 будет функцией только

N последних переданных символов. Так как принимаемый сигнал цифровой, компенсация передаваемого сигнала требуется только в отсчетные моменты времени. Для этого из запоминающего блока 4 по адресу, определяемому последними N переданными символами, извлекается отсчет компенсирующего сигнала, который вычитается в вычитателе 7 из сигнала на входе приемника 2. Заполнение запоминающего блока (т. е. накопление информации о величине компенсирующего сигнала) осуществляется следующим образом по знаковому алгоритму: л

l;+ i =l;+Asignг;, (1) где l; — оценка ошибки íà i-м шаге;

Л вЂ” величина шага адаптации; г; — сигнал на выходе вычитателя 7, причем где S; — принимаемый сигнал; и; — аддитивный шум.

Знак ошибки компенсации определяется в решающем блоке 8, с выхода которого на первый вход сумматора 9 подается Л. На

5 10

55 второй вход сумматора 9 подается содержимое запоминающего блока 4 по адресу, определяемому последними N переданными символами, которое после изменения (добавления Л) записывается по этому же адресу.

Заполнение запоминающего блока 4 осуществляется в два этапа следующим образом. На первом этапе производится грубая настройка. На величину сигнала собственного передатчика 1 на входе приемника 2 наиболее сильное влияние оказывает последний переданный N-й символ. Поскольку дифференциальная система 3 обладает импульсной реакцией длиной N тактовых интервалов, каждый из N ранее переданных символов также оказывает влияние на величину мешающего сигнала на входе приемника 2.

Причем влияние (N — К)-го символа больше влияния (N — L)-го при К меньше L. На первом этапе настройки компенсируется влияние N — Nl последних переданных символов, оказывающих наиболее существенный вклад в величину отсчета передаваемого сигнала на входе приемника. Для этого линия 10 задержки с отводами, формирующая адрес, делается двухсекционной. На первую линию 5 задержки, которая формирует N — N l разрядный адрес A l, подается двоичный сигнал с источника информации (не показан) .

Адрес Al с выхода линии 5 задержки подается на N — N l старших адресных входов запоминающего блока 4. Пока комбинация передаваемых символов, определяющая адрес А l, не меняется (т. е. пока не проходит следующий передаваемый символ), на N l младших разрядов адресных входов подаются все возможные комбинации (2 ) адреФ са А2 с второй линии 10 задержки, которые образуются путем подачи на линию 10 задержки двоичных символов с генератора 13 псевдослучайной последовательности длиной (2" — 1) через коммутатор 11. Таким образом величина b,, подаваемая с решающего блока 8 на сумматор 9, записывается в

2 ячеек памяти запоминающего блока 4, определяемых комбинацией адресов А l и А2.

При смене адреса А 1 описанная процедура адаптации повторяется. Так как появление всех адресов равновероятно, процесс предварительной настройки считается законченным, если знак числа, записанного в запоминающем блоке 4 на предыдущем шаге, не совпадает со знаком ошибки +-Л на выходе решающего блока 8 хотя бы по одному адресу. Для этого на первый вход блока 12 сравнения подается сигнал со знакового разряда выхода запоминающего блока 4, а на второй вход — сигнал знака ошибки с выхода решающего блока 8. При несовпадении знаков с выхода блока 12 сравнения подается управляющий сигнал на управляющий третий вход коммутатора 11, который отключает от второй линии 10 задержки сигнал с генератора 13 псевдослучайной после1467776

Формула изобретения

Составитель О. Геллер

Редактор И. Шмакова Техред И. Верес Корректор М. Максимишинец

Заказ 1215/56 Тираж 627 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

1! 3035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-издательский комбинат «Патент», г. Ужгород, ул. Гагарина, 101 довательности и подключает выход линии 5 задержки. После этого начинается второй этап настройки компенсации, который заключается в том, что осуществляется индивидуальная настройка по каждому из 2" адресов запоминающего блока 5. При этом учитывается влияние оставшихся Nl отсчетов импульсной реакции, поскольку каждый возможный адрес определяется последними N переданными символами.

Адаптивное дуплексное устройство для передачи дискретной информации, содержащее передатчик, выход которого соединен со входом дифференциальной системы, выход которой соединен с первым входом вычитателя, выход которого подключен к входу приемника и к входу решающего блока, выход которого соединен с первым входом сумматора, выход которого соединен с первым входом запоминающего блока, выход которого соединен с вторым входом сумматора и с входом цифроаналогового преобразователя, выход которого подключен к второму входу вычитателя, при этом вход передатчика подключен к входу первой линии задержки, выход которой соединен со вторым входом запоминающего блока, отличающееся тем, что, с целью повышения .объема передаваемой информации путем увеличения скорости адаптации компенсирующего сигнала, введены блок сравнения, коммутатор, вторая линия задержки и генератор псевдослучайной последовательности, выход которого соединен с первым входом коммутатора, выход которого подключен к входу второй линии задержки, выход которой подключен к третьему входу запоминающего блока, второй вход которого соединен с вторым входом коммутатора, третий вход которого подключен к выходу блока сравнения, первый вход которого подключен к выходу запоми2О нающего блока, а выход решающего блока соединен с вторым входом блока сравнения.