Способ поверки измерительных компараторов и устройство для его осуществления

 

Изобретение относится к контролю измерительных устройств, в частности компараторов. Цель изобретения - повышение точности. Способ реализован в устройстве, в котором сигналы источника 1 постоянного испытательного сигнала и генератора 2 случайно-изменяющегося сигнала подаются соответственно на поверяемый и образцовый компараторы 3 и 4. Состояние выходов компараторов отслеживают триггеры 5 и 6, информация с которых передается на элементы 7,8 совпадения и блок 9 принятия решения. Поступление информации через элементы 11 и 14 задержки на входы цифрового компаратора 13 и элемента И-НЕ 13 осуществляется по тактовым импульсам генератора 10 импульсов стабильной частоты. Итерационный процесс оценки погрешности поверяемого компаратора 3 организован на реверсивном счетчике 15 с помощью инвертора 16 и задатчика 17. 2 с.п. ф-лы, 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

yg 4 С 01 R 31/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ П4НТ СССР (21) 4267859! 24-21 (22) 25.06 ° 87 (46) 23.04.89. Бюл. М- 15 (71) Всесоюзный научно-исследовательский институт электроизмерительных

Ф приборов (72) Н.П. Богомаз, С.В. Призенко и Э.П. Тихонов (53) 621.317.799 (088.8) (56) Бондаревский А.С., Фролов Я.Н.

Электронная промышленность, 1985, вып. 3, 14,1,с. 32.

Патент Японии У 59-50944, кл. С 01 R 31/28, 1984 (прототип). (54) СПОСОБ, ПОВЕРКИ ИЗМЕРИТЕЛЬНЫХ

КОИПАРАТОРОВ И УСТРОЙСТВО ДЛЯ ЕГО

ОСУЩЕСТВЛЕНИЯ (57) Изобретение относится к контро-, лю измерительных устройств, в частНосТВ компараторов. Цель изобрете„„SU„„1474567 А1 ния - повышение точности. Способ реализован в устройстве, в котором сигналы источника 1 постоянного испытательного сигнала и генератора 2 случайно изменяющегося сигнала подаются„ соответственно на поверяемый и образцовый компараторы 3 и 4. Состояние выходов компараторов отслеживают триггеры 5 и 6, информация с которых передается на элементы 7, 8 совпадения и блок 9 принятия решения..Поступление информации через элемент 11 и блок 14 задержки на входы цифрового компаратора 12 и элемента И-НЕ 13 осуществляется по тактовым импуль" сам генератора 10 импульсов стабильной частоты. Итерационный процесс оценки погрешности поверяемого компаратора 3 организован на реверсивном счетчике 15.с помощью инвертора

16 и задатчика 17. 2 с.п. ф-лы,3 ил.

1474567

И ф (2}

Изобретение относится к электроиэмерительной технике и предназначено для поверки (аттестации) систем авт оматич ес ког о контроля.

Цель изобретения состоит в повышении достоверности поверки измерительных компараторов за счет контроля их статических и динамических метро логических (точностных) характеристик с учетом случайной погрешности контроля .

Способ осуществляют следующим об.— . разом.

Измеряется математическое ожида- 15 ние задержки между одноименными фрон; тами (положительными или отрицательными) выходных сигналов поверяемого и образцового измерительных компараторов, связанное с амплитудно-час- 2О тотными характеристиками линейных частей и дисперсиями собственных случайных шумов измерительных компа- раторов выражениями.

Для измерения математического ожи- 25 дания указанной задержки одновременно подают на соответствующие входы поверяемого (аттестуемого) и образцового измерительных компараторов случайно изменяющийся сигнал с равно- 30 мерным спектром в пределах полосы пропускания образцового измерительгде М 1 i Ф jj, 1 ie@) - математические ожидания длительностей интервалов задержки соответственно между положительными и отрицательными фронтами выходных сигналов о( К„(ы) — модули амплитудно- 55 частотных характеристик образцового и поверяемого измерительных к омпа рат ор о в 1 ного компаратора, вводят начальный интервал задержки фронта выходного сигнала образцового измерительного компаратора, при сравнении моментов появления . одноименных фр онт ов выходных сигналов измерительных компараторов изменяют (регулируют) первоначально введенный интервал задержки на временной квант, кратный максимально допустимому интервалу задержки, но меньший его, в большую или меньшую сторону соответственно при опережающем или эапаэдывающем моментах появления одноименных фронтов выходных сигналов задержанного одного относительно другого из указанных измерительных компараторов, последнее действие повторяют заданное число раз, при этом величину неидентичности образцового и поверяемого (аттестуемого) измерительных компараторов определяют по их амплитудно-, частотным характеристикам и дисперсиям собственных аддитивных шумов через измеренное значение математического ожидания между одноименными (положительными (i „ } или отрицательными (i ô) фронтами выходных сиг-, налов образцового и поверяемого (ат-, тестуемого) измерительHóõ компараторов из выражения дисперсии собственных аддитивных шумов образцового и поверяемог о и эмери т ельных компара т ор ов; интенсивность равномерного спектра испытательного случайно изменяющегося сигнала; верхняя граница полосы частот, в которой измеряют неидентичность об- . разцового и поверяемого измерительных компараторов, устанавливаемая

1474567 в пределе равной верхней граничной частоте образцового измерительного компаратора. стабильной частоты генератора ;

y,(t +паЕ) и у,(t,+nbt +

+ ° (net)) выходные сигналы измерительных компараторов поверяемого и образцового соответственно в укаэанные моменты времени, <,(t,+nat) и

,(t,+nËt +

/ + спор(пдву)) — аддитивные шумы поверяемого и образцового измерительных компаратдров соответ ственно в укаэанные моменты времени <„((п+ Г) at ) = «(nb t)

-dtIhI;y„(t, + пью) — U3— — hfyz (t, + nbt + 2„ (пЛ ) ) +

+ р (to + nbt + cяф (nest)) — U3)ý

1,8),О

lim M>+< (h(y, (t +nbt)+ <„(t +nbt)-U3 ) = lim N > + fh(y (t,+ndt+

ll + +0 \w CO

+ g „ (nb t)) + 1.о(о+nbt + i«(nest) ) —,U) $ (4) O

ht lim В (hly„(t,+ пм)+ % (to+ МС) — U3 — hly,(tî+nbt +",+

Мф

+ „ (пас))3 + 4(Е,+ net+ „ (nbt)) — U3)< С, rye M

М, „ 1 1 — операторы мате,ма0 ° тического ожидания 5О

1 по указанным случайным переменным; (5) эической сущности работы устройства, Р (-} — оператор дисперсии по тем же случайным последовательнос тям3

С вЂ” некоторая постоянная величина, которая опр еделяет случайную составляющую погрешности аттестации.

У,() () у.(), .() 55 — случайные последовательности независимые между собой, что вытекает из фиДля вывода равенства, связывающего математические ожидания квадратов длительностей интервалов задержки, например, между положительными фронтами выходных сигналов образцового и поверяемого измерительных компараторов с дисперсиями собственных аддитивных шумов образцового и поверяемого измерительных компараторов, модулями амплитудно-частотных характеристик образцового и поверяемого измерительных компараторов и параметрами испьпательного сигнала представим алгоритм работы предлагаемого 2р устройства в виде адекватного итерационного выражения где i„ф.((п+

+1)Л е7, 7ь(ng t) — длительности ин.тервалов задержки на (n+1)-м и, и-м тактах измеренияя, 35

5 t — период следования импульсов где 8 — значение аргумента функции

11 iB),укаэанное в формуле

U — значение постоянного испытательного сигнала, который подается на вторые входы измерительных компараторов.

Для сходимости алгоритма, представленного в итерационной форме (3), необходимо и достаточно, чтобы выполнялись условия

1474567

Постоянная С выбирается, исходя из технико-экономических требований, которые предъявляются к устройству аттестации. 5

Выходные сигналы у (° ), у () и т шумы „(), () распределены нормально, так как на входы измерительных компараторов подается положительный случайный процесс с нормаль- 10 ным законом распределения . Поэтому равенство (5) после преобразования по оператору математического ожидания приводится к виду мерительного компаратора без учета аддитивного шума, вторая производная от авт ок орреля ци о ни ой функции того же выходного сигнала в нулевой точке (т ° е. при 0„, (nest)=

=0); (о) ча

Г Е г „Ф (nZ t)j

=М (-.Д (пав) ) — второй начальный момент,равный

Р(„ (net))+

+ jN(-„„(n crt) ) ) . или

При выводе формулы учитывают, что для нормального случайного процесса его значение и значение первой производной в совпадающие моменты времени независимы.

30 Разрядность реверсивного счетчи ка можно выбрать такой, при которой

Рй„ф(па )) сс 1М(, (nest)) . Поэтому

r („,(паt) ) = И(г „(nest) ) .

Эквивалентная схема измерительного компаратора состоит из последовательно соединенных безынерционного нелинейного звена и инерционного линейного звена. Поэтому дисперсии вы.ходного сигнала и его автокорреля40 ционную функцию можно выразить через модули амплитудно-частотных характеристик образцового и поверяемого измерительных компараторов. Подставляя соответствующие значения моду45 лей амплитудно-частотных характеристик в равенство (9) с учетом того, что входной сигнал имеет равномерную спектральную плотность в полосе частот (О, v>) получают приведенное

50 Hb

На фиг.1 представлена функциональ-. ная схема устройства на фиг.2 — цифровой компаратор; на фиг.3 — блок нри ня тия р еще ни я .

УстройстBG для поверки измерительных компараторов содержит источник 1 постоянного испытательного сигнала, генератор 2 случайно изменяющегося

1 испытательного сигнала, выходы кото(8) где 4 >„- „(U), 4 ч,,(U) — функции

Лапласса, которые можно представить в нормированном виде

+ а а. +g7ч чо Lo

Д2 +pl .Д2 + g< ч1 11 чо Ч.o откуда следует равенство

Для того, чтобы из полученного равенства найти в явном виде искомое значение математического ожидания длительностей интервала задержки представляют выходной сигнал образцового измерительного компаратора с погрешностью второго порядка малости в следующем виде: у,(t 0+nbt+ "п4(п ")) = уо (t о + (1 О)

+ п4 t) + уо (t(>+nbt) n+(nbt) э где у (") — первая производная выходного сигнала образцового измерительного компаратора ь указанный момент времени.

Определяя дисперсию по всем указанным случа йным в еличи нам, пол уча ют с погрешностью второго порядка малости

, (t,+nb t+ i„,(пм)) = Q,+

+ ГГ ° n+ (nb t) 3 ч r ч (о) у (11) 6 где C — дисперсия выходУо ного сигнала образцового из1474567 рых соответственно соединены с первыми и вторыми входами измерительных поверяемого 3 и образцового 4 компаратор ов, выходы которых с оецинены с первыми (стробирующими) входами тригге5 ров 5 и 6 соответственно,прямые выхоцы которых соединены: первого триггера 5 — с первым входом первого элемента 7 совпадения, второго триггера 6 — с первыми входами элемента 8 совпадения и блока 9 принятия решения, вторые входы элементов 7 и 8 совпадения соединены с выходом генератора 10 импульсов стабильной часто- 15 ты, выход первого элемента 7 совпадения соединен через элемент 11 задержки с первыми входами цифрового компаратора 12 и логического элемента ИЛИ-НЕ 13 с повышенным временем задержки распространения, выход второго элемента 8 совпадения соединен с первым входом блока 14 управляемой задержки, второй вход которого соединен с одноименными входами 25 блока 9 принятия решения, логического элемента ИЛИ-НЕ 13; реверсивного счетчика 15, входом логического ин» вертора 16 — с повышенным временем задержки распространения и внешним входом устройства "Пуск", выход блока 14 управляемой задержки соединен с вторым входом цифрового компаратора 12 и третьим входом логического элемента ИЛИ-НЕ 13, выход которого соединен с вторыми входами "Сброс" триггеров 5 и 6, а третьи Р-входы

ll которых соединены с выходом Стоп" блока 9 принятия решения, первый

"Меньше" и второй "Больше" выходы g0 цифрового компаратора 12 соединены соответственно с первым вычитающим и третьим суммирующим входами реверсивного счетчика 15, первый счетный выход которого соединен с третьим 45 входами блока 14 управляемой задержки и блока 9 принятия решения, второй."Меньше нуля" и третий "Переполнение" выходы реверсивного счетчика

1S соединены соответственно с четвертым и пятым входами блока 9 при50 нятия решения, выход логического инвертора 16 соединен с четвертым входом реверсивного счетчика 15,пятый вход которого соединен с выходом задатчика 17 кода.

Цифровой компаратор 12 (фиг.2) содержит три логических элемента

И-НЕ 18-20, первые входы элементов

И-HE 18 и 19 соединены с первым внешним входом цифрового компаратора,вторые входы элементов И-НЕ 18 и 20 соединены с вторым внешним входом цифрового компаратора, выход элемента И-НЕ 18 соединен с вторым и первым входами соответственно элементов И- IE 19 и 20, выходы которых являются соответственно вторым и третьим выходами цифрового компаратора.

Блок 9 принятия решения (фиг.3) содержит элемент 21 сравнения кодов, счетчик 22, логинеские элементы ИЛИ

23 и 24, первые входы которых являются внешними входами блока соответственно третьим, первым, четвертым и пятым, а второй вход блока— вторым входом счетчика 22, задатчики 25 и 26- кодов, определяющие соответственно величину допуска и число итераций (сравнений), выходы которых соединены с вторыми входами соответственно элементов 21 и 27 сравнения кодов, выходы элементов 21 сравнения кодов соединены соответственно: первый "Меньше" — с первым входом элемента 28 совпадения, второй "Больше" и третий "Равно" — с первым и вторым входами логического элемента ИЛИ 29, выход которого соединен с первым входом элемента 30 совпадения, выход счетчика 22 соединен с первым входом элемента 27 сравнения кодов, выход которого соединен с вторыми входами элементов 28 и 30 совпадений, выходы которых соединены с вторыми входами соответственно логических элементов ИЛИ 23 и 24, выходы последних соединены соответственно с первыми и вторыми входами элемента 31 индикации и логического элемента ИЛИ 32, выход которого является внешним выходом блока "Стоп".

Устройство работает следующим образом.

Постоянный и случайно изменяющийся испытательные сигналы с выходов соответственно источника 1 постоянного испытательного сигнала и генератора 2 случайно изменяющегося испытательного сигнала сравниваются поверяемым 3 и образцовым 4 измерительными компараторами и на их выходах появляются импульсные сигналы, которые в силу неидентичности метрологических (точностных) характеристик кожтараторов имеют сдвинутые

1474567

10 относительно друг друга одноименные (положительные и отрицательные) фр онт ы. Работа ус тр ойст ва начи на ется по внешнему положительному им11 И

5 пульсу Пуск", по которому происходит сброс реверсивного счетчика 15 и счетчика 22 блока 9 (фиг.3) и начальная установка внутреннего счетчика блока 14 управляемой задержки, при этом на D-входах триггеров 5 и 6 устанавливается "1", с некоторой задержкой вырабатывается отрицательный импульс (проинвертированный импульс

"Пуск" ) на выходе логического инвертора 16, а также на выходе логического элемента ИЛИ-НЕ 13, при этом соответственно происходит установка на выходе счетчика 15 кода, задаваемого задатчиком 17 кода, и сброс триггеров 5 и 6, после чего работа устройства осуществляется циклически. Каждый цикл начинается с установкой в "1" любого из триггеров 5 и б по первому появившемуся положи- 2Ь тельному (или отрицательному) фронту выходных сигналов измерительных компараторов 3 или 4 и заканчивается сбросом триггеров 5 и 6 по импульсу с выхода элемента ИЛИ-НЕ 13. В цикле 30 происходит следующее: высокий уровень выходного сигнала каждого триггера 5 и 6 открывает соответственно элемент 7 или 8 совпадения для прохождения импульсов с генератора 10, 35 при этом импульсы с выхода элемента

8 совпадения задерживаются блоком

14 управляемой задержки на число периодов, задаваемое инверсным кодом на его третьем выходе, который в

" каждом цикле переписывается во внут, ренний счетчик блока 14 первым импульсом, приходящим на его первый вход .

На выходе блока 14 управляемой задержки и, следовательно, на втором входе цифрового компаратора 12 появится фронт, сдвинутый относительно переднего фронта первого импульса, прошедшего через элемент 8 совпа- 50 дения, на заданную дискретную Временную задержку. Если на первый вход цифрового компаратора 12 с начала цикла до этого момента не пришел импульс с выхода элемента 7 совпадения, это означает, что введенная дискретная задержка фронта выходного сигна- 1 ла образцового компаратора 4 меньше и реальной текущей задержки одноименного фронта выходного сигнала поверяемого измерительного компаратора 3.

Если на обоих входах цифрового компаратора 12 появились фронты одновременно, это означает равенство введенной и реальной текущей задержек, если же к первому входу цифрового компаратора 12 фронт пришел раньше, чем на его второй вход,,это означает, что первым на триггер поступил фронт с выхода поверяемого измерительного компаратора 3. Указанные условия выполняются с погрешностью дискретности, определяемой периодом следования тактовых импульсов 10 генератора.

Элемент 11 задержки компенсирует паразитную задержку прохождения сигнала в блоке 14 управляемой задержки. В соответствии с указанными условиями цифровой компаратор 12 (фиг.2) в первом и третьем случаях вырабатывает отрицательный импульс соответственно на первом выходе

"Меньше" и втором выходе "Больше", во втором случае оставляеч высокие уровни обоих выходов без изменения, а реверсивный счетчик 15 уменьшает или увеличивает на "1" выходной код по заднему (положительному) фронту импульса, поданного соответственно на первый или третий его входы.Элемент ИЛИ-НЕ 13 по любому положительному импульсу на его входах вырабатывает отрицательный импульс, сбрасываюпий триггеры 5 и 6 в исходное нулевое состояние и задержанный относительно входного на такую задержку, которая гарантирует срабатывание за это время цифрового компаратора

12 и реверсивного счетчика 15.

Блок 9 принятия решения работает следующим образом (фиг.3). Счетчик

22 подсчитывает число срабатываний триггера 6 устройства и при достижении этим числом значения, заданного в задатчике 26 кода (число итераций), элемент 27 сравнения кодов открывает элементы 28 и 30 совпадений, Элемент 21 сравнения кодов сравнивает текущий инверсный код длительности вводимого интервала задержки с заданным значением допуска и при выполнении устройством заданного числа итераций результат сравнения с его выходов поступает через открытые элементы 28 и 30 совпадений и элементы И%4 23 и 24 на входы блока 31 ин10

1. Способ поверки измерительных компараторов, заключающийся в том, что подают испытательные сигналы одновременно на поверяемый и образцовый измерительные компараторы, определяют и сравнивают с заданным значением контролируемые параметры, по результату сравнения судят о годности поверяемого измерительного компаратора, отличающийся тем, что, с целью повышения достоверности поверки, в качестве испытательного сигнала используют случайно изменяющийся сигнал с заданной интенсивностью и с равномерным в пределах нолосы пропускания образцового измерительного компаратора спектром, фор мируют задержку фронта выходного сигнала образцового измерительного компаратора на определенный интервал задержки, сравнивают с учетом задержки моменты появления фронтов выходных сигналов измерительных компараторов, изменяют интервал задержки на временной квант в сторону уменьшения или увеличения соответственно при опережающем или запаздывающем моменте появления фронта выходного сигнала поверяемого измерительного компаратора относительно выходного сигнала измерительного образцового компаратора, проводят изменение ин- . тервала задержки для данного числа фронтов выходных сигналов измерительных компараторов, полученнуюДли тельность интервала задержки используют в качестве контролируемого параметра.

2 ° Устройство для поверки измерительных компараторов, содержащее источник постоянного испытательного

35

40 дикации. Если в течение работы устройства его реверсивный счетчик 15 выра ба тыва ет один из сиг кало в "Переполнение" или "Меньше нуля", эти сигналы поступают через элементы ИЛИ

23 или 24 на входы блока 31 индикации.

При наличии "1" на первом или вто ром входах блока 31 индикации в нем индицируется результат поверки

"Брак" или "Годен" соответственно и на выходе элемента ИЛИ 32 устанавливается уровень логического "О", являющийся сигналом "Стоп" устройства.

Формул а"и з о бр ет ения

1474567 12 сигнала, образцовый измерительный компаратор, клеммы для подключения входов и выхода поверяемого измерительного компаратора, блок задержки, цифровой компаратор, блок принятия решения, выход источника постоянного испытательного сигнала соединен с клеммой для подключения первого входа поверяемого и первым входом образцового измерительных компараторов, выход блока задержки соединен с первым входом цифрового компаратора, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности поверки, в него введены генератор случайно изменяющегося испьггательного сигнала, первый и второй триггеры, первый и второй элементы совпадения, генератор импульсов стабильной частоты, логический элемент И-HE блок управляемой задержки, реверсивный . счетчик, логический инвертор, задатчик кода, при этом выход генератора случайно изменяющегося испытательного сигнала соединен с клеммой для .подключения второго входа поверяемого и второго входа образцового измерительных компараторов, выход образцового измерительного компаратора соединен с первыми входами первого триггера, клемма для подключения выхода поверяемого компаратора соединена с входом второго триггера, выход первого триггера соединен с первым входом первого элемента совпадения, выход второго триггера сое" динен с первыми входами второго элемента совпадения и блока принятия решения, вторые входы элементов совпадения соединены с выходом генератора импульсов стабильной частоты, выход первого элемента совпадения соединен с входом блока задержки, выход которого соединен с первым входом логического элемента ИЛИ-НЕ,вы ход второго элемента совпадения соединен с первым входом блока управляемой задержки, второй вход которого соединен с одноименными входами блока принятия решения, логического элемента ИЛИ-НЕ, реверсивного счетчика, входом логического инвертора и внешним запускающим входом,. выход

55 блока управляемой задержки соединен с вторым входом цифрового компара-zîðà и третьим входом логического элемента ИЛИ-НЕ, выход которого соединен с вторыми входами первого и

Составитель В. Степанкин

Редактор Н. Рогулич Техред g. пидык Корректор Л. Пилипенко

Заказ 1889/43 Тираж 711 Подписное

ВНИИПЯ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина,101!

3 147456 второго триггеров, третьи входы ко-, торых соединены с выходом блока принятия решения, первый и второй выходы цифрового компаратора соединены

5 соответственно с первым и третьим входами реверсивного счетчика, первыйвыход которого соединен с третьими входами блока управляемой задержки и блока принятия решения, второй и третий выходы реверсивного счетчика соединены соответственно с четвертым и пятым входами блока принятия решения, выход логического инвертора соединен с четвертым входом реверсивного счетчика, пятый вход которого соединен с выходом задатчика кода.