Устройство для выполнения дискретного преобразования фурье

 

Изобретение относится к вычислительной технике, предназначено для вычисления дискретного преобразования Фурье и процедуры цифровой фильтрации и может быть использовано в системах цифровой обработки сигналов. Цель изобретения - упрощение устройства. Поставленная цель достигается за счет того, что в состав устройства входят информационный вход 1, блок памяти 2, коммутатор 3, элементы НЕ 4.I ( I=1,( N-1)/2

N - размер преобразования), регистры 5.I, триггеры 6.I, элементы N 7.I, буферные регистры 8.I, умножители 9.I, регистры 10.I, сумматоры 11.I, регистры 12.I, сумматоры 13.I, регистр 14, накапливающий сумматор 15, выход постоянной составляющей 16, блок постоянной памяти 17, сумматор 18, информационный выход 19, блок синхронизации 20, вход выбора режима 21, выходы 22÷27 блока синхронизации, входы 28,29 блока синхронизации, операционный блок 30, установочный вход 31 сумматора, генератор тактовых импульсов 32.1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

<5D 4 G 06 F 15/332

ОПИСАНИЕ ИЗОБРЕ1ЕНИЯ

Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4270012/24-24 (22) 18.05.87 (6) 23,04,89. Бюл. 11- 15 (71) Житомирский филиал Киевского политехнического института им,50-летия Великой Октябрьской социалистической революции (72) N.Ñ,Êàíåâñêèé и Д.В.Корчев (53) 681.32(088.8) (56) Авторское свидетельство СССР

У 1196894, кл. С 06 F 15/332, 1984.

Авторское свидетельство СССР

У 1348815, кл. G 06 F 15/332, 1986. (54) УСТРОЙСТВО ДЛЯ ВЬП1ОЛНЕНИЯ ДИСКРЕТНОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ (57) Изобретение отчосится к вычислительной технике, предназначено для вычисления дискретного преобразования Фурье и процедуры цифровой фильтрации и может быть использовано в системах цифровой обработки сигналов.

„„SU„„1474673 А 1

Цель изобретения — упрощение устройства. Поставленная цель достигается эа счет того, что в состав устройства входят информационный вход

1, блок памяти 2, коммутатор 3, элементы НЕ 4.i (i=I,(N-1)/2; N — размер преобразования), регистры 5.i триггеры б.i, элементы И 7.i, буферные регистры 8.i, умножители 9.i, регистры 10 i, сумматоры 11.i регистры 12.i, сумматоры 13.i, регистр 14, накапливающий сумматор 15, выход постоянной составляющей 16, блок постоянной памяти 17, сумматор

18, информационный выход 19, блок синхронизации 20, вход выбора режима

21, выходы 22-27 блока синхронизации, входы 28, 29 блока синхронизации, операционный блок 30, установочный вход 31 сумматора, генератор тактовых импульсов 32 ° 1 ил.

474673 2 где F "(k) определяется выражением

WWWW а (1)

W W W W а (2) Р (1)

F (2)

F (3)

F (4) 10 (5) WWWW а "(3) а (4) WWWW памяти, ко му р (проходные) регистры 5. i, триг- 15 геры б,i, элементы И 7.i; буферные регистры 8,i, умножители 9,i, регистры 10.i (весовых коэффициентов, (промежуточные) сумматоры 11,i, (выходные) регистры 12,i, (выходные) 20 сумматоры 13.i регистр 14 (первого отсчета), накапливающий сумматор 15, выход 16 постоянной составляющей, блок 17 постоянной памяти, (выходной) сумматор 18, информационный выход 19, блок 20 синхронизации, вход

21 выбора режима устройства, выходы

22-27 блока синхронизации, входы 28 и 29 блока синхронизации, операционный блок 30, установочный вход. 31 сумматора 18 и генератор 32 тактовых импульсов.

Устройство работает следующим образом, Устройство вычисляет следующее выражение: (6) (7) I " О ) =I "(k). н-

F (k) =,0 а (п)W,, 40 где а" (n) — элементы исходного действительного вектора

1а „) размерности N;

F (k) — элементы выходного вектора коэффициентов Фурье размерности N;

sk

W р —.весовые коэффициенты, . 2 ll

W„=-å ;

m — номер входной последовательности;

N — размерность преобразования, заданная простым числом.

Выражение (1) можно представить в следующем виде:

55 к-

F (о)= 2 а (n);

a o

F"(k)=a (о)+Р (k), (2) (3) 1 1

Изобретение относится к вычислительной технике, предназначено для вычисления дискретного преобразования Фурье и процедуры цифровой обработки сигналов.

Целью изобретения является упрощение устройства за счет снижения аппаратурных затрат на формирование весовых коэффициентов, На. чертеже изображена структурная схема устройства.

Устройство содержит информационный вход 1, блок 2 (оперативной) м тато 3 элементы HE

F (k) = Е à. (n) W „, k= 1,N-1, (4) Выражение (4) в матричном виде после выполнения соответствующих перестановок (3) для N=5

Циклическая структура матрицы весовых коэффициентов в выражении (5) позволяет значительно сократить аппаратурные затраты на их формирование.

Для действительных входных данных выражение (1) можно свести к ви ó (3)

РеГ, (k) =а (o)+ReF (k);

Слагаемые ReF (k) .ImF (k) выражений (6) и (7) можно привести к виду (5) с циклическими матрицами (ВеЧ )и (ImW )cooтветственно.

Очевидно, что разница между вычислением значений ReF (k) и ImF(k) состоит в том, что при вычислении действительной части на вторые входы умножителей подаются действительные части весовых коэффициентов, а при вычислении мнимой части — мнимые. Порядок следования входных и выходных данных и весовых коэффициентов идентичен, Поэтому в дальнейшем считают F (k), F(k) и W действительными числами.

Пример вычисления одной из частей спектра для N=5. Полагают, что информация во все регистры записывается положительным фронтом синхросигнала, На вход 21 подается верхний логический уровень, который разрешает прохождение информации с входа коммутатора 3 на его выход, Входные отсчеты поступают непрерывным потоком на вход 1 устройства с частотой тактового генератора

32, Блок 2 оперативной памяти про-изводит переупорядочивание последавательности входных отсчетов. Регистры 5.i, триггеры 6., регистр

14 и накапливающий сумматор 15 синхронизируются положительным пере1474673 ладом прямого синхросигнала, регистры 8.i и 12.i — положительным фронтом инверсного синхросигнала, так как их сннхровходы подключены через элементы HE 4.i. Синхронизация регистров 10.i весовых коэффициентов и изменения информации на выходе блока 17 постоянной памяти производится в момент положительного фронта инверсного синхросигнала, С выхода генератора 32 тактовых импульсов поступает последовательность прямоугольных импульсов типа меандр.

Рассмотрим работу устройства потактно. Информация в блоках устройства соответствует времени до прихода положительного фронта синхросигнала.

Первый такт. На входе 1 — значение а (о). На выходе коммутатора 3— значение а (1). На регистр 14 синхроимпульс не поступает. Триггеры

6,1 и 6.2 — в нулевом состоянии. На входе триггера 6.2 — нулевой уровень.25

На выходе блока 17 до прихода положительного перепада инверсного синхросигнала — значение W а после него — W . Значение W этим же фронтом заносится в регистр 10.1.

Второй такт. На входе 1 — значение а "(1). На выходе коммутатора

3 — значение а (2). На регистр 14 синхроимпульс не поступает. В регистре 5,1 — значение а (1). На выходе триггера 6 2 — значение единичного уровня, Триггеры 6,1 и 6.2 — в нулевом состоянии. В накапливающем сумматоре 15 значение а (1).. В середине такта происходит изменение ин- 40 формации на выходе блока 17 с W на

W. . В регистрах 10.1 н 10,2 — соответственно W u W

Третий такт. На входе 1 устройства — значение а" (2). На выходе коммутатора 3 — значение а (4). На регистр 14 синхраимпульс не поступает. В регистре 5.1 — значение а"(2). В регистре 5.2 — значение а (1). На входе триггера 6.2 — нуле.вое значение, Триггер 6.2 — в единичном состоянии, а триггер 6.1.— в нулевом. В накапливающем сумматоре 15 — значение а (1)+а (2). В этом такте синхроимпульс на регистры 10.1 и 10.2 не подается и их содержимое не изменяется. Значение на выходе блока 17 также не изменяется, В середине данного такта через элемент И 7.2 синхросигнал поступает на тактовые входы регистров 8,4 и

1 „

8.3. В них заносятся значения а" (1) и а (2) соответственно. На вторые входы умножителей 9.4 и 9.3 поступают значения W и W соответственно.

На их выходах появляются результаты

a (l)W " и а (2)w соответственно.

Результат на выходе сумматора 11,2, равен а (1)W "+а "(2)W . На входе регистра 12.2 устанавливается значение а (l)W +а (2)W

Четвертый такт. На входе 1 устройства — значение а (3). На выходе коммутатора 3 — значение а (3).

На регистр 14 синхроимпульс не поступает. В регистрах 5.1 и 5,2 — со ответственно а (4) и а (2), На входе триггера 6.2 — нулевое значение.

Триггер 6.2 — в нулевом состоянии, а триггер 6.1 — в единичном. В накапливающем сумматоре 15 — значение а"(1)+а"(2)+а (4). В середине такта происходят изменение информации на выходе блока 17 постоянной памяти и сдвиг информации в регистрах 10.1 и 10.2 — соответственно W W u 3 Е

У

W . В середине данного такта через элемент И 7.1 синхросигнал поступает на тактовые входы регистров 8,2 и 8.1. В них заносятся значения а (4) и а (3) соответственно, Регистры 8.3 и 8.4 сохраняют свою информацию. На вторые входы умножителей

9.4, 9.3, 9.2 и 9.1 поступают значения весовых коэффициентов W W

W u W соответственно, На их выхо3 дах появляются результаты а (1)W, а " (2) !14.. а (4) W; à " (3) Wç соответст венно, Результат на выходе сумматора

11.2 равен а (1)w +а (2)W . .На выходе сумматора 11.1 результат равен a (3)w +а (4)W . В регистре 12.2 записана информация а"(1)W +à (2)W, а на его выходе появляется а (1)W +

+а"(2)W . На входе регистра !2,1

a (l)W +a"(2)W +a (3)W +а".(4)W =

=F (l).

l.

Пятый такт. На входе 1 устройства — значение а "(4). На выходе коммутатора 3 — значение а (0), 2 середине такта производится запись значения а (О) в регистр 14. В регистрах 5.1 и 5.2 — значения а (3) и а (4) соответственно. На входе триггера 6.2 — нулевое значение. В триггерах 6.1 и 6.2 — также нулевое

5 14746 значение, В накапливающем сумматоре

15 — значение а (1)+а" (2)+а" (4)+

+а (3). В середине такта происходит изменение информации на выходе блока

17 постоянной памяти с M íà W . В

1 5 регистрах 10.1 и 10,2 — соответст4 .венно M u M, Информация в регистрах 8.1-8.4 не изменяется ° Во второй половине данного такта и в.первой половине следующего на вторые входы умножителей 9.4, 9.3, 9.2 и

9.1 поступают значения M4, W,. Я и W" соответственно, На выходах умножителей 9. 4, 9. 3, 9. 2, 9. 1 — со— ответственно а (1)M; а (2)Ч а (4)M а"(3)M . На выходе сумматора 11.2 — значение a"(1)W3+à" (2)W3.

На выходе сумматора ll,l — значение а (4)11 +а "(3)(1з. В регистр 12.2 20 записано значение а "(,l)W +а"(2)W

В регистр 12.1 записано значение

Р (1),которое через выходной сумматор 18 поступает на выход 19 устройства, Сумматор 18 выполняет операцию 25

А=а (О)+Р (1) согласно выражению (6) при расчете. устройством действительной части спектра или операцию А=У (l) при расчете мнимой части спектра„ 30

Шестой такт. На входе 1 устройства — значение а (О}. На выходе коммутатора 3 — значение а "(1). На регистр 14 синхроимпульс не поступает. В регистрах 5.1 и 5.2 — соответственно а (О) и a (3). На входе ,триггера 6.2 — нулевое значение, Триггеры 6.1 и 6.2 — в нулевом состоянии. В накапливающем сумматоре

15 — значение F (0)=а (1)+а (2)+

+а (4)+а (3)+а"(0), которое поступает на выход 16 постоянной составляющей. Работа устройства аналогична первому такту. В середине такта происходит изменение информации на выхо- 45 де блока 17 постоянной памяти с W" на M . В регистрах 10,1 и 10,2 — со1 з ответственно M и М, Информация в регистрах 8,1-8,4 не изменяется. Во второй половине данного такта и в первой половине следующего на вторые входы умножителей 9.4, 9.3, 9,2 и

9.1 поступают значения M M, И и M соответственно. При этом на выходах умножителей соответственно а" (1)W ; а"(2)W ; а (4)W ; а (3)W, На выходе сумматора 11,2— значение à (1)W +a (2)W . На выходе сумматора 11..1 — значение à (1)M +

73 6 +а" (2) W3+a (4) W +а "(3) Ф =F (4), В регистр 12.2 — записано значение а (1)W +а (2)W . В регистр 12.1 записано значение F (2), которое поступает на выход 19 устройства аналогично предыдущему такту.

Седьмой такт. Аналогичен второму такту. На входе триггера 6.2 появляется единичный уровень. Триггеры 6.1 и 6,2 — в нулевом состоянии, С выхода 19 устройства снимается значение

F (4), Восьмой такт. Аналогичен третье.— му такту. С выхода 19 снимается значение F (3).

Девятый такт. Аналогичен четвертому такту. В этом такте снятия информации с выхода 19 не происходит, Десятый такт. Аналогичен пятому.

С выхода 19 снимается значение

F (i )

Дальнейшая работа устройства продолжается по описанному алгоритму, При реализации процедуры цифровой фильтрации устройство вычисляет выходные отсчеты фильтра в соответствии с выражением к-2

X(k) =,> a(k-n)h(n), (8) где h(n) . — коэффициенты импульсной характеристики, a(n) — отсчеты входного сигнала.

При работе в режиме цифровой фильтрации на вход 21 поступает низкий уровень сигнала, который обеспечивает установку всех триггеров б,i в единичное состояние. Этим обеспечивается запись информации в регистры 8.i в каждом такте. Связи между регистрами 10.i и входами умножителей 9.i разрываются. На входы умно-. жителей поступают значения коэффициентов h(n). Ha вход 31 выходного сумматора 18 подается сигнал, разрешающий передачу информации с выхода регистра )2.1 на выход 19, с которого в каждом такте снимается отфильтрованное значение X(k).

Формула изобретения

Устройство для выполнения дискретного преобразования Фурье, содержащее генератор тактовых импульсов, блок синхронизации и (N-1)/2 операционных блоков (N — размер преобра1474673 сумматор, регистр и коммутатор„ а в j-й операционный блок введен третий регистр, при этом выход блока памяти подключен к первому информационному входу коммутатора, информационным входам накапливающего сумматора и регистра, выход которого подключен к первому входу сумматора, выход которого является информационным выходом устройства, информационным входом которого являются соединенные между собой информационный вход блока памяти и второй информационный вход коммутатора, выход которого подключен к первому информационному входу первого. операционного блока, второй выход которого подключен к второму входу сумматора, тре— тий выход i-ro операционного блока подключен к третьему информационному входу (i+1)-ãî операционного блока, первый выход блока синхронизации подключен к третьим тактовым входам всех операционных блоков, второй выход блока синхронизации подключен к установочному входу накапливающего сумматора, выход которого является выходом постоянной составляющей устройства, входом выбора режима которого являются соединенные между собой управляющий вход коммутатора и вход выбора режима блока синхронизации, третий, четвертый и пятый выходы которого подключены соответственно к тактовому входу регистра, адресному входу блока памяти и адресному входу блока постоянной памяти, выход которого подключен к третьему информационному входу первого операционного блока, шестой выход блока синхронизации подключен к первому тактовому входу (N-1/2)-го операционного блока, выход генератора тактовых импульсов подключен к тактовому входу накапливающего сумматора, причем в j-и операционном блоке выход третьего регистра подключен к второму входу второго умножителя и является третьим выходом операционного блока, третьим информационным входом которого являются соединенные между собой второй вход первого умножителя и информационный вход третьего ре/ гистра, тактовый вход которого является третьим тактовым входом операционного блока. воваииа) причем первый вывод i-го (i=I, (N-))/2-)) опералиоииого блока. подключен к первому информационному входу (i+1) го операционного блока,, 5 второй информационный вход и первый тактовый вход i-го операционного блока подключены соответственно к второму и третьему выходам (i+1)-го операционного блока, выход генератора тактовых импульсов подключен к тактовому входу блока синхронизации и вторым тактовым входам всех операционных блоков, при этом j-й g=-1,(N-1)/2-13 операционный блок содер-15 жит первый и второй регистры, первый и второй сумматоры, первый и второй умножители, первый и второй буферные регистры, элемент НЕ, элемент И и триггер, выход которого подключен к 20 первому входу элемента И, выход которого подключен к тактовым входам первого и второго буферных регистров, выходы которых подключены к первым входам соответственно первого и второго умножителей, выходы которых подключены соответственно к первому и второму входам первого сумматора, выход которого подключен к первому входу второго сумматора, выход кото- 30 рого подключен к информационному входу первого регистра, выход элемен. та НЕ подключен к второму входу элемента И и тактовому входу первого регистра, информационные входы второ- З5 го регистра и первого буферного регистра соединены между собой и являются первым информационным входом oIIeрационного блока, вторым информационным входом которого является второй 40 вход второго сумматора, выход второго регистра подключен к информационному входу второго буферного регистра и.является первым выходом операционного блока, вторым выходом кото- 45 рого является выход первого регистра, первым тактовым входом операционного блока является первый установочный вход триггера, второй установочный вход которого соединен с тактовым входом второго регистра, входом. элемента НЕ и является вторым тактовым входом операционного блока, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, оно содержит блок памяти, блок постоянной памяти, накапливающий сумматор,