Четырехквадратное множительно-делительное устройство

 

Изобретение относится к электрическим вычислительным устройствам и может быть использовано в аналоговых вычислительных машинах. Целью изобретения является повышение быстродействия. Четырехквадрантное множительно-делительное устройство имеет входы сигнала-делителя 1, сигнала-делимого 2 и сигнала-сомножителя 3, выход 4 и содержит операционные усилители 5-12, масштабные резисторы 13-32, токоограничительные резисторы 33-38, логарифмирующие транзисторы 39-44, антилогарифмирующие транзисторы 45 и 46, компенсирующие резисторы 47-49, шину нулевого потенциала 50. Работа устройства основана на реализации логарифмического алгоритма взятия антилогарифма от алгебраической суммы логарифмов сигналов. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51! 4 С 06 С 7/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHGMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4282437/24-24 (22) 08.07.87 (46) 23.04.89. Бюл. Р !5 (71) Томский политехнический институт им . С.M. Кирова (72) П.Н. Тиссен, В.В. Самокиш и А.P. Грошев (53) 681 . 335 (088 . 8) (56) Патент США У 4004141, кл. 235-1 94, опублик . 1 977 .

Патент США Ф 3940603, кл. 235-1 96, опублик. 1 976. (54) ЧЕТЫРЕХКВАДРАНТНОЕ МНОЖИТЕЛЬНОДЕЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к электрическим вычислительным устройствам и может быть использовано в аналоговых

„„Я0„„1474686 А1 вычислительных машинах. 4елью изобретения является повышение быстродействия. Четырехквадрантное множительно-делительное устройство имеет входы сигнала-делителя 1, сигналаделимого 2 и сигнала-сомножителя 3, выход 4 содержит операционные усилители 5-12, масштабные резисторы

13-32, токоограничительные резисторы 33-38, логарифмирующие транзис.— торы 39-44, антилогарифмирующие транзисторы 45 и 46, компенсирующие резисторы 47-49, шину нулевого потенциала 50. Работа устройства основана на реализации логарифмического алгоритма взятия антилогарифма от алгебраической суммы логарифмов сигналов. 1 ил.

1474686

Изобретение относится к электрическим вычислительHbM устройствам и может быть использовано в аналоговых вычислительных машинах.

Целью изобретения является повышение быстродействия.

На чертеже изображена функциональная схема четырехквадрантного множнтельно-делительного устройства. 10

На схеме обозначены вход 1 сигнала-делителя, вход 2 сигнала-делимого, вход 3 сигнала-сомножителя> выход 4, с первого по восьмой операционные усилители 5-12, с первого 15 по двадцатый масштабные резисторы

13-32, с первого по шестой токоограничительные резисторы 33-38, с первого по шестой логарифмирующие транзисторы 3 9-44, первый 45 и в торой 20

46 антилогарифмирующле транзисторы первый 47, второй 48 и третий 49 ком- пенсирующие резисторы, шина 50 нуле в ог о и о тен циала .

Четырехквадрантное множительно- 25 делительное устройство работает следующим образом.

Операционные усилители 5 и 9 совместно с логарифмирующими транзисто рами 39 и 42, масштабными резистора- 30 ми 13 и 22, токоограничительными резисторами 33 и 36 и компенсирующим резистором 4? образуют первый логарифмический усилитель .

Операционные усилители 6 и 10 сов-3 местно с логарифмирующими транзисторами 40 и 43, масштабными резисторами 14, 1?, 23 и 26, токоограничительными резисторами 34 "37 и компенсирующим резистором 48 образуют второй логарифмический усилитель .

Операционные усилители 7 и 11 совместно с логарифмирующими транзисторами 41 и 44, масштабными резисторами 15, 19, 24 и 28, токоограничивающими резисторами 35 и 38 и компенсирующим резистором 49 образуют третий логарифмический усилитель .

Операционные усилители 8 и 1 2 совместно с антилогарифмирующими транзисторами 45 и 46, масштабными резисторами 16, 18, 20, 21, 25, 27, 29, 30, 31 и 32 образуют антилогарифми1еский усилитель.

Выходамипервого ив орого логариф- - мических усилителей являются эмиттеры логарифмирующих транзисторов 39 и 40 соответственно. Первым и вторьи выходами третьего логарифмического

1п(х+е) +1n(y+z) = 1п 2 + 1n Р, (1 ) где х — сигнал-делимое; у — сигнал-сомножитель;

z — сигнал-делитель

F — промежуточный сигнал преобразований.

Из выражения (1)можно получить х

F - =— у+х+у+ я. (2)

Напряжение на выходе 4 после суммирования сигнала (2) с входными сигналами х

U = — ъ у

z (3) Введение второго параллельного канала и вытолнение условия идентичности параметров обоих каналов приводит к расширению полосы пропускания, т.е. повышенко быстродейстьия четырехквадрантного множитель— но-делительного устройства.

Формула изобретения

Четырехквадрантное множительноделительное устройство, содержащее первый, второй, третий и четвертый операционные усилители, первый, второй, третий и четвертый масштабные резисторы, первые выводы которых соединены между собой и являются входом сигнала-делителя устройства, вторые выводы первого, второго, третьего и четвертого масштабных резисторов подключены к явертирующич входам соответственно первого, второго, третьего и четвертого операционных усилителей, первые выводы пятого и шестого масштабных резисторов соединены между собой и являются входом сигнала-делж ого устройства

У вторые выводы пятого и шестого масштабньг резисторов подключены к ин- . вертирующим входам соответственно второго и четвертого операционных усилителей, первые выводы седьмого и восьмого масштабньж резисторов соединены между собой и являются усилителя являются .эмиттеры логарифмирующих транзисторов 41 и 44 соответственно. Первым и вторым входами антилогарифмического усилителя являются эмиттеры антилогарифмирующих транзисторов 45 и 46 соответственно.

Баланс падений напряжений на переходах база-эмиттер логарифмирующих транзисторов 3 9-41 и антилогарифмирующего транзистора 45 равен

1474636 входом сигнала-сомножителя устройства, вторые выводы седьмого и восьмог о ма с штабных ре з ис то ров и одключены к инвертирующтм входам соот.5 ветственно третьего и четвертого операционных усилителей, первый вывод девятого масштабного резистора подключен к инвертирующему входу четвертого операционного усилителя, первый, второй и третий логарифмирующие транзисторы, коллекторы которых соединены с инвертирующими входами соответственно первого, второго и третьего операционных усилителей, первый антилогарифмирующий транзистор, коллектор которого подключен к инвертирующему входу четвертого операционного усилителя, эмиттер третьего логарифмирующего транзистора соединен с эмиттером первого антилогарифмирующего транзистора, базы первого и второго логарифмирующих транзисторов подключены к шине нулевого потенциала, 25 отличающееся тем,что,с целью повьппения быстродействия, в него введены с пятого по восьмой операционные усилители, с десятого по двенадцатый масштабные резисторы, с первого по шестой токоограничительные резисторы, первый, второй и третий компенсирующие резисторы, ч е тв е ртый, п ятый и ше с той лог а рифмирующие транзисторы, второй антилогарифмирующий транзистор, причем выход первого операционного усилителя через первый токоограничительный резистор соединен с эмиттером пер-. вого логарифмирующего транзистора, с первым выводом первого компенсирующего резистора и с базами первого и второго антилогарифмирующих транзисторов, выход второго операционного усилителя через второй токоогра- 45 ниччтельный резистор подключен к эмиттеру второго логарифмирующего транзистора, к первому выводу второго компенсирующего резистора и к базе третъего логарифмируюшего транзистора, выход третьего операционного усилителя через третий токоограничительный резистор соединен с эмиттером третьего логарифмирующего транзистора и с первым выводом третьего компенсирующего резистора, выход пятого операционного ускпителя подключен к второму выводу первого .компенсирующего резистора, .а через четвертый токоограничительный резистор соединен с эмиттером четвертого логарифмического транзистора, коллектор которого соединен с инвертирующим входом пятого операционно" о усилителя, выход шестого операционного усилителя подключен к второму выводу второго компенсирующего резистора, а через пятый токоограничительный резистор соединен с эмиттером пятого логарифмирующего транзистора, коллектор которого подключен к инвертирующему входу шестого операционного усилителяя „выход седь мог о оп е ра циони ог о усилителя соединен с вторым выводом третьего компенсирующего резистора, а через шестой токоограничительный резистор подключен к эмиттеру шестого логарифмирующего транзистора, коллектор которого соединен с инвертирующим входом седьмогo операционного усилителя, эмиттер шестого логарифмирующего транзистора соединен с эмиттером второго антилогарифмирующего транзистора, коллектор которого подключен к инвертирующему входу восьмого операционного усилителя, выход которого является выходом устройства и соединен с вторым выводом девятого масштабного резистора, база шестого логарифмирующего транзистора соединена с базой третьего логарифмирующего транзистора, первый вывод первого масштабного резистора через десятый масштабный резистор . подключен к инвертирующему входу пятого операционного усилителя, первый вывод четвертого масштабного резистора соединен с первыми выводами одиннадцатого, двенадцатого и тринадцатого масштабных резисторов,первый вывод шестого масштабного резистора соединен с первыми вьэодами четырнадцатого и пятнадцатого масштабных резисторов, первый вывод восьмого масштабного резистора подключен к первым выводам шестнадцатого и семнадцатого масштабных резисторов, вторые выводы тринадцатого, пятнадцатого и семнадцатого масштабных резисторов соединены с инвертирующим входом восьмого операционного усилителя, а через восемнадцатый масштабный резистор соединены с выходом восьмого onерационного усилителя, к неинвертирующему входу которого подключены первые выводы девятнадцатого и двадцатого масштабных реСоставитель О. Отраднов

Техред A.Êðàâ÷óê Корректор Э Лончакова

Редактор Н. Бобкова

Заказ 1897/49 Тираж 667 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина, 101

5 1474686 6 зисторов, второй вывод девятнадцатого цатого масштабных резисторов соедимасштабного резистора соединен с вы- иены с инвертирующим входом седьмого ходом четвертого операционного усили- операционного усилителя, базы четвертеля, вторые выводы одиннадцатого и того и пятого логарифмирующих тран5 четырнадцатого масштабных резисторов зисторов и второй вывод двадцатого подключены к инвертирующему входу масштабного резистора подключены к шестого операционного усилителя, шине нулевого потенциала. вторые выводы двенадцатого и шестнад