Фазируемый синхрогенератор

 

1. Фазируемый синхрогенератор, содержащий задающий генератор, анализатор фазы, информационные входы которого соединены с входными шинами, а управляющий вход подключен к выходу элемента ИЛИ, а также N-разрядный распределитель импульсов, выходы которого соединены с выходными шинами, отличающийся тем, что, с целью повышения надежности, в него введены блок управления и управляемый элемент задержки, информационные входы которого соединены с входами элемента ИЛИ и выходами N-разрядного распределителя импульсов, кроме первого, а стробирующий вход, управляющий вход и выход подключены соответственно к первому, второму выходам и первому управляющему входу блока управления, второй и третий управляющие входы и третий выход которого соединены соответственно с выходом анализатора фазы, N-выходом и входом распределителя импульсов, а стробирующий вход блока управления подключен к выходу задающего генератора.

2. Синхрогенератор по п.1, отличающийся тем, что анализатор фазы содержит элемент ИЛИ, а также сдвиговые регистры и дешифраторы по числу информационных входов анализатора фазы, которые соединены с информационными входами сдвиговых регистров, стробирующие входы которых подключены к управляющему входу анализатора фазы, а выходы и вход установки в ноль соединены со входами и первыми выходами соответствующих дешифраторов состояния, вторые выходы которых подключены ко входам элемента ИЛИ, выход которого соединен с выходом анализатора фазы.

3. Синхрогенератор по п.1, отличающийся тем, что блок управления содержит три триггера и два элемента И, первые входы которых соединены со стробирующим входом блока управления, третий выход которого подключен к выходу первого элемента И, второй вход которого соединен с инверсным выходом первого триггера, информационный вход которого подключен к прямому выходу третьего триггера, а вход синхронизации соединен со входом установки второго триггера и с третьим управляющим входом блока управления, второй управляющий вход которого подключен к входам синхронизации второго и третьего триггеров, информационные входы которых соединены с шиной логической единицы, при этом инверсный выход второго триггера подключен ко второму входу второго элемента И, выход которого соединен с первым выходом блока управления, второй выход которого подключен к инверсному выходу третьего триггера, а первый управляющий вход соединен с входами установки первого и третьего триггеров.