Счетное устройство

 

Изобретение относится к импульсной технике и может быть использовано в устройствах обработки цифровой информации. Цель изобретения - повышение надежности устройства. Устройство содержит входную шину 1, шину 2 установки, матрицу 3 памяти, блок 4 установки, счетчик 5 адреса. Введение буферного регистра 6, сумматора 7, формирователя 8 импульсов и дешифратора 9 позволяет увеличить емкость счетного устройства без пропорционального увеличения количества использованных элементов. 3 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU„„1492473

А1. (51)4 ц 03 К 23/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГННТ СССР (21) 4 1 1 5602/24-2 1 (22) 16.06.87 (46) 07,07.89. Бюп. N" 25 (72) В.В. Плотников (53) 621. 374 (088. 8) (56) Авторское свидетельство СССР

N 1003380, кл. H 03 К 21/06, 1983.

Авторское свидетельство СССР

N 856011, кл. Н 03 К 23/00, 1980. (54) СЧЕТНОЕ УСТРОЙСТВО (57) Изобретение относится к импульсной технике и может бьггь использова2 но в устроиствах обработки цифровой информации. Цель изобретения — повышение надежности устройства. Устр йство с.одержит входную шину 1, шину

2 установки, матрицу 3 памяти, блок

4 уст

7, формирователя 8 импульсов и де— ппЮратора 9 позволяет увеличить емкость счетного устройства без прои ор пи о пал ь ног о у в ели ч е ния к о. ни е с т на испоlIbçîâàííûõ элементов. 3 ил.

14ч?47 3

Изобретение <>тн< сliò< я к импуJ

Пель изобретения — цовншенис надежности устройства путем его Yllp<> щения .

На фиг . 1 пока зава функциональная схема предлагаемогo устройства; на фиг. 2 — формирователь импульсов; на фиг . 3 — блок уста новки .

Устройство (фиг. 1) содержит входную пп1ну 1, шину 2 установки, матрицу 3 памяти блок 4 установки, счетчик 5 адреса, буферный регистр

6, сумматор 7, формирователь 8 импульсов и деип1фратор 9 нулевого адреса, выход которого соединен с установочным входом формирователя импулив сов и синхровходом блока установки, первый выход последнего подключен к установочному входу счетчика адреса, а второй выход к установочному входу буферного регистра, к входу переноса сумматора и к первому управляю<дему входу формирователя импульсов, второй управляющий вход которого подключен к выходу переноса сумматора, шина 2 установки соединена с информационным входом блока установки, входная шина 1 подключена к синхровходам счетчика 5 адреса, де>ш<фратора 9 нулевого адреса и формироват еля импульсов, первый выход последнего подключен к синхровходу буферного регистра, а второй выход к входу записи матрицы памяти, информационные выходы счетчика 5 ад—

I реса соединены с информационными входами дешифратора 9 нулевого адреса и с адресными входами матрицы памяти. Информационные входы и выходы буферного регистра соединены соответственно с информационными выходами матрицы памяти и с первыми информационными входами сумматора, вторые информационные входы которого подключены к нулевой шине, а информационные выходы — к информационным входам матрицы памяти. формирователь 8 импульсов (фиг. ?.) содержит первый 10, второй 11 и третий 12 элемевт<ы И-НЕ, инвертор 13 и триггер 14, тактовый вход которого соединен с выходом первого элемента

И вЂ” НЕ и является вторым выходом формирователя импульсов, вход асинхронной установки триггера 14 в "1" яв<>я< гся у< тановочным входом формирователя импул ьс о«, инверсный выход триггера соединен с первым входом треть5 его э»еме><та !1-НЕ 12 второй вход кот< рого янпяется первым управляющим входом формирователя импульсов, а выход соединен с первыми входами первого 10 и второго 11 элементов ИНЕ, второй вход первого элемента И-НЕ соединен с выходом инвертора 13, вход которого подключен к синхровходу формирователя импульсов и к второму входу второго элемента И-НЕ, выход которого явля ется п ер вым выходом формирователя импульсов.

Блок 4 установки (фиг. 3) содержит первый 15 и второй 16 триггеры и элемент И 17, выход которого является первым входом блока установки и соединен с информационным входом второго триггера, выход которого является вторым выходом блока установки, а тактовый вход соединен с

25 тактовым входом первого триггера и я вля ется си нхр овходом блока ус тавовки, первый вход элемента И соединен с выходом первого триггера, а второй вход подключен к информационному входу первого триггера и является информационным входом блока установки.

После включения напряжения питания состояния триггеров 14 и 16, счетчика 5 адреса и матрицы 3 памяти неопределенны.

Состоянием триггера 15 можно пренебречь, так как на шине 2 установки присутствует логический "0", Поэтому

40 на первом выходе блока 4 установки создаЕтся нулевой уровень, который не мешает работе счетчика 5 адреса.

При подаче на входную шину 1 импульсной последовательности после

I некоторой серии счетчик 5 адреса становится в положение, соответствующее нулевому состоянию.

Дешифратор 9 выдает импульс нулевого адреса, который поступает на тактовый вход триггера 14 формирова50 теля импульсов и тактовый вход триггеров 15 и 16 блока установки.

Допустим, что на инверсном выходе триггера 15 нулевой потенциал, Тогда, учитывая, что на шине 2 установки, соединенной с информационным

D-входом триггера 16, присутствует нуле«ой потенциал (сигнал установки отсутствует), импульс с дешифратора новки не изменя ется и по-прежнему равно ну:1евому потенциалу. Если на втором выходе блока 4 установки (ин5 верс ный выход триггера 16) нулевой потенциал, то II момент прихода импульса на тактовый вход триггера 16 на информационном входе присутствует нулевой потенциал, триггер 16 перебрасывается и на втором выходе блока установки уст» на вливается высокий п от е нциал .

КрОме это> О> импyJlbc пО устанОВОч— ному входу поступает на формироватечь

8 импульсов, т. е. íà S-вход триггера

14. Допустим, что триггер 14 в результате воздействия импульса на

S-вход устанавливается, т. е. на инверсном выходе появляется нулевой п от е нциал .

Высокий уровень с триггера 16 (инверсный выход) поступает на вход элемента И-НЕ 12, а на второй вход этого элемента поступает низкий уровень. На выходе элемента 12 высокий потенциал, который поддерживает в открытом состоянии элементы 10 и

11. На их выходах присутствуют прямая и обратная входная импульсные последовательности.

Во время прохождения импульса нулевого адреса на втором выходе формирователя импульсов присутствует высокий уровень, что соответствует режиму считывания из матрицы 3 памят а на первом выходе формирователя Я импульсов — низкий уровень, что соответствует режиму записи в буферный регистр 6.

Однако, учитывая, что на втором выходе блока 4 установки логическая

"1" на входе переноса сумматора 7 и разрешение работы буферного регистра 6, работу устройства не рассмат— ривают, так как результат в этом случае получается не прогнозируемый.

Основным результатом в рассматриваемом варианте является установка триг— геров 14, 15, t 6.

На шину 2 подают сигнал установки, длительность которо1 о должна быть больше длительност> цикла работы счетчика 5.

Поскольку на и нв ер с ном выходе триг-55 гера 15 BllcoKHH уровень и сигнал установки харак1ериэуется высоким уровнем, то на виходе элемента И 17 соз25

5 1-4924

9 перебрасывает тригг ер 15, но сос— тояние на первом выходе блока уста73 дается такж» нь>сонии уровень, который сбрасывает счет п1к 5, чт<> соответствует его переводу в нулевое сос— тояние. В результатc образуется им— пульс нулевОГО адpf са котОрый пе1>E — брасывает триггер 16, триггер 15 (на инверсном выходе — нулевой уровень) и триггер 14 (на инверсном BII- ° ходе — нулевой уровень) .

По окончагв>и действия импульса нулевого адреса состояние- счетчика 5 адреса не изменяется, буферный регистр 6 находится в обнуленном сос— таянии, матрица 3 памяти переходит в режим записи, при котором и нулевую ячейку записывается нуль.

По переднему нарастающему фронту первого импульса (входная последовательность с шины 1) счетчик 5 адреса изменяет свое состояние и BhlcTBB ляет адреса первой ячейки.

При этом состояние второго выхода блока 4 установки также не изменяется, состояние буферного регистра 6 обнуленное состояние. По окончании действия импульса (в паузе) матрица

3 памяти переходит в режим записи и первая ячейка принимает "0".

Цикл обнуления матриць> 3 памяти продолжается в течение времени, опр ед еля емог о емкостью сч етчи ка 5 адреса и пери1>до>я следования входной импульсной пQc.ë åäîâàòåëüíîñòè.

Как только cuI тчик 5 адреса вновь вернется I пулов,>е состояние, на выходе дешифратора 9 появляется импульс нулевого»цреса, который ус— танавливает высокий уровень на инверсных выходах триггеров 15 и 16, так как на информационном входе триггера 15 нулевои уровень.

Высокий уровень на втором вь1ходe блока установки с нимает потенциал обнуляющий буфернья1 регистр 6, кроме этого, он соответствует:1огической "1", действун>щей на входе переноса сумматора.7.

По окончании действия импульса нулевого адреса состояние счетчика 5 адреса не изменяется, буферный регистр 6 находится в режиме чтения. Из буферного регистра 6 считывается

"0". Учитывая "1" на входе переноса, с выхода сумматора 7 "1" записывается в ну.1евую ячейку матрицы 3 памяти, так как на ее установочном входе действует низкий потенциал.

1492473

Рассмотрим coo roHm

1 разрядах нулевой ячейки рицы 3 памяти записаны "1 . В момент импульса нулевого адреса происходит считывание иэ нулевой ячейки и за— пись в буферный регистр.

По окончании действия импульса нулевого адреса буферный регистр переходит в режим считывания, а матрица памяти — в режим записи, при этом состояние счетчика 5 адреса еще

10.«е изменилось и соответствует адре. у нулевой ячейки °

Все единицы из буферного регист—

5 ра 6 поступают на сумматор 7, на входе переноса которого также присутствует "1". В результате на выходе переноса появляется "1",а на запись в нулевую ячейку поступают "0".

Первый импульс устанавливает счетчик 5 адреса в состояние, соответствующее первой ячейке, переводит триг г ер 14 формирователя импульсов в состояние, при котором на его иннерс ном выходе появляется низкий уро— вень.

Во время действия следующего импульса первая ячейка матрицы 3 памяти

45 кения, повторяется, Ф о р м у л а и з о б р е т е н и я

Счетное устройство, содержащее входную шину, ш ну установки, матрицу памяти, счетчик адреса, блок уста-50 новки, о т л и ч а ющ е е с я тем, что, с целью повышения надежности путем его упрощения, в него введены буферный регистр, сумматор, формирователь импульсов и дешифратор нулево-55 го адреса, выход которого соединен с установочным входом формирователя импульсов и с синхровходом блока ус— находится в режиме считывания и отдает "0", а буферный регистр 6 — в режиме записи и принимает эти "0".

Ilo окончании действия этого им— пульса буферный регистр переходит в режим считывания, а первая ячейка — н режим записи. Поскольку в 35 буферном регистре 6 — "0", на входе переноса сумматора 7 -"1", то на выходе сумматора 7 в мпадшем разряде присутствует "1", что и записывыется в первую ячейку.

Счетчик 5 адреса отрабатывает цикл, вновь организуется импульс нулевого адреса, и цикл записи информации в нулевую ячейку до ее запол f;l новки, пер вый вьгхол которого и одключен к установочному в.-:оду счетчика адреса, а второй выход — к уста- новочпому входу буферного регистра, входу переноса сумматора и первому управляющему входу формирователя ,импульсов, второй упра вляющий вход которого подключен к выходу переноса сумматора, шина установки соединена с информационным входом блока установки, входная шина подключена к синхровходам счетчика адреса, дешифратора нулевого адреса и формирователя импульсов, первый выход которого подключен к синхровходу буферного регистра, а второй выход — к входу записи матрицы памяти, информационные выходы счетчика адреса соединены с информационными входами дешифратора нулевого адреса и с адресными входами матрицы памяти, информационные входы и выходы буферного регистра соединены соответственно с информационными выходами матрицы памяти и с первыми информационными входами сумматора, вторые информационные входы которого подключены к нулевой шине, а информационные выходы — к информационным входам матрицы памяти, причем формирователь импульсов содержит первый, второй и третий элементы И-НЕ, инвертор и триггер, тактовый вход которого соединен с выходом первого элемента И-НЕ и является вторым выходом формирователя импульсов, вход асинхронной установки триггера в "1" является установочным входом формирователя импульсов, инверсный выход триггера соединен с первым входом третьего элемента И-HE второй вход которого является первым управляющим входом формирователя импульсов, а выход соединен с первыми входами первого и второго элементов

И-НЕ, второй вход первого элемента

И вЂ” !!Е соединен с выходом инвертора, вход которого подключен к синхровходу формирователя импульсов и к второму входу второго элемента И-НЕ, выход которого является первым выходом формирователя импульсов, а блок установки содержит в своем составе. и ер вый и второй тригг еры и элемент

И, выход которого является первым входом блока установки и соединен с информационным входом второго тригг ера, выход которгп о является вторым выходом блока установки, а тактовый

14924 3 вход соединен с тактовым входом перЩ/г 2

Составитель П. Смирнов

Техред А.Кравчук

Редактор H. Гунько

Корректор М. Васильева

Заказ 3894/57 Тираж 884 Подписное

ВНИИПИ Государственного комитета по изобретениям и открьггиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4!5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина, 101 вого триггера и является синхровхадам блока установки, первый вход злемента И соединен с выходом первого триггера, а второй вход подключен к информационному входу первого триггера и является информационным входом блока установки.