Арифметико-логическая секция

 

Изобретение относится к области вычислительной техники, ориентировано на реализацию в виде БИС, позволяющих строить многоразрядные устройства. Оно может быть использовано в быстродействующих устройствах арифметико-логической обработки данных. Целью изобретения является расширение функциональных возможностей за счет реализации ускорения переноса. Поставленная цель достигается тем, что арифметико-логическая секция, содержащая блоки 1,2 и 7 мультиплексоров, арифметико-логический блок 3, блок 4 ускорения переносов, блок 5 сдвигателей, блок 6 регистра-аккумулятора, содержит одноразрядный мультиплексор 8 и блок 9 ускорения переносов с соответствующими связями. 6 ил., 3 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (50 4 G 06 F 7/38

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

fl0 ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГННТ СССР

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4328296/24-24 (22) 20.10.87 (46) 07.08.89.Бюл. Р 29 (72) Б.Г.Лысиков и С.Ю.Седаускас (53) 681.325 (088,8) (56) Авторское свидетельство СССР

1"- 885993, кл. G 06 F 7/38, 1980, Заявка Великобритании

У 1457430, кл. G4A, опублик. 1977.

Абрайтис В.-Б.Б., Седаускас С.Ю.

Пятраускас A. — Â.В. Микропроцессорный комплект БИС высокого быстродействия, К-1800. — И.: Радио и связь, 1986, с.53-69, 154-157. (54) АРИФ1БТИКО-ЛОГИЧЕСКАЯ СЕКЦИЯ (57) Изобретение относится к области вычислительной техники, ориенти„„SU„„1499333 А1

2 ровано на реализацию в виде БИС,позволяющих строить многоразрядные устройства, Оно может быть использовано в быстродействующих устройствах арифметико"логической обработки данных.

Целью изобретения является расширение функциональных возможностей за счет реализации ускорения переноса.

Поставленная цель достигается тем, что арифметико-логическая секция, содержащая блоки 1, 2 и 7 мультиплексоров, арифметико-логический блок 3, блок 4 ускорения переносов, блок 5 сдвигателей, блок 6 регистра-аккумулятора, содержит одноразрядный мультиплексор 8 и блок 9 ускорения пере- носов с соответствующими связями.

6 ил.,3 табл.

149933

Изобретение относится к вычислительной технике, ориентировано на реализацию в виде БИС-секции, в частном случае — в виде матричной БИС (т.е . имеет специальные функциональ5 ные возможности для эффективного наращивания разрядности), и может быть использовано в быстродействующих многоразрядных арифметико-логических Ið устройствах цифровых 3ВМ.

Целью изобретения является расширение функциональных воэможностей за счет реализации ускорения переноса.

На фиг.1 представлена схема ариф- 15 метико-логической (АЛС) секции; на фиг.2 — схема первого блока ускорения переносов (для и равного четырем); на фиг.3 — схема второго блока ускорения переносов (для N равного 20 четырем); на фиг.4 — схема арифметико-логического блока (АЛБ) (для п равного четырем); на фиг.5 — схема блока сдвигателей (для п равного че.тырем);. на фиг.6 — схема блока реги- 25 стра-аккумулятора (для и равного четырем). Данные обозначения и и N — - соответственно разрядность и количество объединяемых АЛС.

АЛС содержит (фиг.1) первый блок 30

1 мультиплексоров, второй блок 2 мультиплексоров, АЛБ 3, первый блок

4 ускорения переносов, блок 5 сдвигателей, блок 6 регистра-аккумулятора,третий блок 7 мультиплексоров, одно3

4 ния переносов. АЛБ 3 (фиг.4) содержит дешифратор 34 и в каждом из разрядов — элементы И 35-45, элементы

ИЛИ 46-48, элемент ИЛИ 49 (в разрядах с нулевого по второй может отсутствовать) и имеет первый и второй информационные входы 50 и 51, вход

52 переноса в младший разряд и информационный выход 53 арифметико-логического блока 3.

Блок 5 сдвигателей (фиг.5) содержит дешифратор 54, элементы И 55-66, элементы ИЛИ 67-72, элементы МОНТАЖНОЕ И 73 и 74, имеет выход 75 блока

5 сдвигателей.

Блок 6 регистра-аккумулятора (фиг.6) содержит элементы И 76-79, двухступенчатые D-триггеры 80-83 и имеет выход 84 блока 6 регистра-аккумулятора.

Арифметико-логическая секция работает следующим образом.

С входов 14 и 15 секции первый и второй операнды (А и В) поступают на информационные входы блоков 1 и 2 мультиплексоров. С выхода блока 6 регистра-аккумулятора значение С поступает на второй информационный вход блока 2 мультиплексоров. На входы блока 3 подаются следующие величины в зависимости от значений управляющих сигналов (табл.1).

Таблица 1

Управляющие сигналы

Операнды, участвующие в некоторой операции

I/ /(40 СО по СО по входу входу

12.1 12.2

0 О

0 1

1 О

1 1

А + В

А + С

В + В

В-% С разрядныи мультиплексор 8,второи блок

9 ускорения переносов и имеет выход

10 групповых функций возникновения и распространения переноса. секции, двунаправленный вход 11 младшего разряда секции, группу входов 12.1-

12.6 задания режима секции, тактовый вход 13 секции, вход 14 первого опе- . ранда секции, вход 15 второго операнда секции, вход 16 переноса секции, 45 вход 17 групповых функций возникнове" ния и распространения переноса секции, вход 18 задания номера секции, выход 19 результата секции, выход 20 переноса секции, двунаправленный вход Я1

21 старшего разряда секции.

Первый блок 4 ускорения переносов (фиг.2) содержит элементы И-ИЛИ 2225 и элемент И 26, имеет первый и второй входы 27 и 28 и второй выход 55

29 блока ускорения переносов.

Второй блок 9 ускорения переносов (фиг.3) содержит элемента И-ИЛИ 3032 и имеет выход 38 блока 9 ускореП р и м е ч а н и е. С вЂ” содержимое регистрааккумулятора.

В 4. В используется для выработки констант

О, 1.

Далее блок 3 выполняет одну из операций, задаваемых с входа 12.3

Код операции (КОП) (вход 12.3) Вид операции

I 1

1 .2 3

Не используется

Конъюнкция

Операция Шеффера

Дизъюнкция

Операция Пирса

Сложение по модулю 2

Эквивалентность

Алгебраическое

"Сложение"

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 О

1 1 1

П р и м е ч а н и е. Операция "Инверсия" осуществляется с помощью КОП=

=100 при А=О или В=О.

Операция "Вычитание" осуществляется с помощью КОП=

=ill при инверсных цифрах вычитаемого и

Свх =1Наиболее важным с точки зрения

И скорости выполнения операции Сложение" (" Вычитание" ) на фиг.4 являются сигналы внутригруппового переноса поступающего либо по цепи 29, либо

5 14 секции. В данном случае для конкретности принято, что АЛБ может выполнить не менее 28 различных операций. Набор операций может быть расширен или сужен, поскольку его величина не отражается на сущности и предмете изобретения. Важно, чтобы среди операций была хотя бы. одна арифметическая, что в данном наборе (табл.2) выполняется. По табл.2 видно, что операция алгебраического сложения (четыре ее варианта в соответствии с табл.1}.определяется в данной АЛС кодом операции 111. Реализация всех операций осуществляется в блоке 3 параллельно (фиг.4),но на выход блока 3 поступает лишь тот результат, который выбирается внутриблочным мультиплексором, управляющимся при помощи сигналов, поступающих с входа 12,3, 2

Таблица

99333

6 по входу 51 (в зависимости от номера разряда).

Время запаздывания этого сигнала определяет быстродействием всей АЛС в режиме арифметических операций.

Пусть блок 3 выполняет одну из арифметических операций. Тогда внутри блока 3 вырабатываются разрядные

10 функции возникновения и распространения переноса и поступают на вход 27 блока 4, на второй вход 28 которого поступит с выхода мультиплексора 8 значение переноса. Для задания пози15 ции на каждой АЛС есть вход 18, На него подается сочетание логических констант в зависимости от позиции, занимаемой данной АЛС в арифметикологическом устройстве (АЛУ) (табл.3).

Таблица 3

Номер по- Код позиции Разряды опезиции АЛС (сигналы на рандов в АЛУ входе 18)

0 0 0 Иладшие

1 О 1

2 0

30 3 1 1

Старшие

Групповые функции возникновения и распространения переноса, точно распределенные по входу 17, поступают на блок 9. На этот же блок по входу

16 секции приходит сигнал переноса.

Блок 9.вырабатывает межгрупповые сигналы переноса, которые поступают на

40 информационные входы, кроме младшего, мультиплексора 8, на младший информационный вход которого поступает значение переноса с входа 16. На управляющие входы мультиплексора 8 соглас45 но табл.3 поступает значение номЕра секции, под управлением которого на выход мультиплексора 8 будет выбран перенос в младший разряд блока 3, поступающий на его вход 52. На входы

50 переносов остальных разрядов блока 3

I поступят значения с выхода 29 блока 4.

Далее результат арифметической операции поступает из блока 3 на

:блок 5 сдвигателей, затем он через

55 . блоки 6 и 7 выводится на выход 9 секции

Использование предлагаемого изобретения в рамку АЛУ позволяет сокра1499333 тить его аппаратурные затраты и повысить быстродействие.

Формула изобретения

Арифметика-логическая секция, содержащая три блока мультиплексоров, арифметика-логический блок, первый блок ускорения переносов, блок сдвигателей и блок регистра-аккумулятора, причем входы первого и второго операндов секции соединены соответственно с первыми информационными входами первого и второго блоков мультиплексоров, вьгходы которых соединены соответственно с первым и вторым информационными входами арифметика-логического блока, информационный выход которого соединен с информаци онным входом блока сдвигателей, выход которого соединен с первым информационным входом третьего блока мультиплексоров и с информационным входом блока регистра-аккумулятора, выход которого соединен с вторым информационным входом третьего блока мультиплексоров и вторым информационным входом второго блока мультиплексоров, первый информационный вход которого соединен с вторым информационным входом первого блока мультиплексоров, с первого по шестой входы задания режима группы секции соединены соответственно с управляющим входом первого блока мультиплексоров, управляющим входом второго блока мультиплексоров, входам задания вида операции арифметика-логического блока, входом задания направления сдвига блока сдвигателей, входом разрешения приема блока регистра-аккумулятора и управляющим входом третьего блока мультиплексоров, выход которого является выходом реr

f0

40 зультата секции, выход переноса которой соединен с выходом переноса арифметика-логического блока, выход разрядных функций возникновения и распространения переноса которого соединен с первым входом первого блока ускорения переносов, первый выход которого является выходом групповых функций возникновения и распространения переноса секции, двунаправленные входы старшего и младшего разрядов которой соединены с соответствующими входами блока сдвигателей, тактовый вход секции соединен с входом синхронизации блока регистра-аккумулятора, выходы разрядов второго выхода первого блока ускорения переносов соединены соответственно с входами переносов в разряды, кроме младmего, арифметика-логического блока, отличающаяся тем, что, с целью расширения функциональных возможнсстей за счет реализации ускорения .переноса; она содержит второй блок ускорения переносов и одноразрядный мультиплексор, причем вход групповых функций возникновения и распространения переноса секций соединен с первым входом второго блока ускорения переносов, выходы разрядов которого и вход переноса секции соединены соответственно с информационными входами одноразряд" ного мультиплексора, выход которого . соединен с вторым входом первого блока ускорения переносов и входом переноса в младший разряд арифметика-логического блока, входы переноса секции и задания номера секции соединены соответственно с вторым входом второго блока ускорения переносов и управляющим входам одноразрядного мультиплексора.

l499333

1499333

7J

Оа

Му &f/78 у&Ф7

Составитель A: Клюев

Редактор Л. Гратилло Техред Л,Кравцук Корректор Л.Патай

Заказ 4694/42 11олписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Тираж 668

Производственно-издательский комбинат "Патент", г. Varopna, ул. Гагарина, 101