Устройство для стохастического контроля микропроцессорных цифровых блоков

 

Изобретение относится к цифровой вычислительной технике и может использоваться для автоматизированного контроля блоков ЦВМ, содержащих микропроцессорные БИС. Цель изобретения - расширение функциональных возможностей устройства за счет контроля цифровых блоков с двунаправленными сигналами и произвольным назначением входных сигналов. Устройство содержит L блоков 1 формирования воздействий и приема результатов, входной регистр 2, формирователь 3 псевдослучайной последовательности, L блоков 4 определения входов-выходов, дешифратор 5, регистр 6 задания режима работы, два элемента 7, 8 задержки, блок 9 индикации, блок 10 задания исходных данных. Устройство состоит из однородных по структуре блоков, совмещающих многократную подачу тестовых программ с псевдослучайными данными и обработку реакций на любом входе объекта контроля. Положительный эффект достигается за счет введения операционных блоков, регистра задания режима работы, блоков определения входов-выходов и элементов задержки. 9 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСГ1УБЛИ К

„„SU„„ l 506450 А 1 (51)4 G 06 F 11 08

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНЯТИЯМ

ПРИ ГКНТ СССР

Н А ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

2 (54) УСТРО11СТВО ДЛЯ СТОХАСТИЧЕСКОГО

КОНТРОЛЯ М!!КРО!1РОЦЕССОРНЫХ ЦИФРОВЫХ

БЛОКОВ (21) 4286127/24-24 (22) 20.07,87 (46) 07.09.89. Бюл. !1- 33 (71) Кишиневский политехнический институт им. С.Лазо (72) В.И.Борщевич, В.C.ÃóøàH, В.Д.Жданов, И,А.Мардаре и Е.В.Иоршинин (53} 681.3(088.8) (56) Авторское свидетельство СССР

Ф 1037257, кл. С 06 F 11/08, 1982.

Авторское свидетельство СССР

У 1383364> кл . С 06 F 11/08, 1986, (57) Изобретение относится к цифровой вычислительной технике и может использоваться для автоматизированного контроля блоков ЦВИ, содержащих микропроцессорные БИС. Цель изобретения — расширение функциональных воэможностей устройства за счет контроля цифровых блоков с двунаправленными сигналами и произвольным наэначеОПИСАНИЕ ИЗОБРЕТЕНИЯ

1506

3 нием входных сигналов . Ус тр Ойс т Во с Одержит 1 блоков 1 формирования воздействий и приема резупьтатон, входной регистр 2, формирователь 3 «сендсспучайной последовательности, 1 блоков 4 определения входон-выходов, деш <фратор 5, регистр 6 задания режима работы, дна элемента 7,8 задержки, блок 9 индикации, блок 10 задания исходных данных ° Устройство состоит

450 из «<н<1родных «О структуре блокон, совмещающих многократную подачу тестовых программ с псевдослучайными

5 данными н Обрабоз ку реакций Hd любом входе объекта контроля. Положительный эффект достигается эа счет Введения операционных блоков, регистра задания режима работы, блоков опреде.— ления нходон-выходов и элементов задержки. 1 э и. ф лы, 9 ил. уС

Изобретение Относится к цифровой вычислительной технике и может использоваться для автоматиэиронанногo контроля блоков UBM, содержащих мчкр»-процессорные БИС. i

Ueslbe изобретени» является рас;«и= ренне функциональных воэможностей уг1" ройстна эа счет контроля цифровых блоков с двунаправленными сигналами и произвольным назначением входных сигналов, На фиг. 1 представлена структурная схема устройства; на фиг. 2 — cxeMH операционного блока; на фиг. 3 схема входного регистра; на фиг ° 4 схема формирователя псевдослучайной

Ю последовательности; н;i фиг. 5 — схема определения нходон-выход< н; на фиг. 6 — 9 — временные диаграммы работы устройства.

35 cTp>, (ство содержит 1 блоков 1 формирования воздействий и дрие»а реэульraTQB, входной регистр 2, фор«ирователь 3 псен„ослучайной последовательности, 1 блоков 4 Определения входов-выходов, дешифратор 5., регистр ,6 задания режима работы, Дна элемента 7 и 8 задержки, блок 9 индикации, блок 10 задания исходных данных и подключено к контролируемому блоку 11.

Операционный блок (фиг. 2) содер-жит сумматоры 12-14 по модулю дна, элементы И-HE 15 и 16, повторители

17 — 19 с тремя состояниями, элемент

НЕ 20, регистр 21 сдвига.

Входной регистр (фиг. 3) содержит

1 триггеров 22.

Формирователь 3 псевдослучэйной последовательности (фиг. 4) содержит сумматоры 23 и 24 по модулю дна и ре-, гистр 25 сдвига.

Блок 4 определения Входон-Выходов (фиг.5) содержит повторитель 26 с гремя состояниями, сумматор 27 по модупю дна, элемент HE 28, триггер 29 и резистор 30.

Каждый 1-й блок 1 используP.lcH н ,рех режимах: в кап< стне < енератора < истовых

»ОЗДЕйетВ< И, ЕСЛИ 1-й ВЫНОд ОбЪЕКта

1 1 КОнтрОля HBJIHPT

Причем в те такты процесса контоп», когда шина данных включена в режим «риема информации, блок 1 ис«ольэуется как формирователь сиг натуры.

Входной регистр 2 служит для записи новой тестовой команды, которая нходпт в состав тестовой программы.

Формирователь 3 используется только как генератор т-последовательности для обеспечения функционирования блоков 1 в качестве генераторов m-последовательности.

Каждый i-й блок 4 определения входон-выходов используется для определения направления передачи информации на двунаправленной шине данных объекта 11 контроля. дешифратор 5 используется для органиэации доступа к любому i-му блоку 1.

Регистр 6 используется для установки каждого i-го блока в требуемый режим работы.

Устройство работает следующим образом, При включении питания состояние триггеров и регистров сдвига может быть произвольным. единицы, которое переводит повторитель 19 с тремя состояниями в третье состояние, чем обеспечивается обрыв связи между старшим разрядом регистра 2 1 сдвига и его входом последовательного занесения при сдвиге вправо.

Далее устанавливается на выходе элемента И-НЕ 15 значение логического нуля, так как на первом входе элемента И-НЕ 15 находится значение логичес: oA единицы. Значение логического нуля с выхода элемента И-HE 15 подается на управляющий вход повторителя 18 с тремя состояниями, что приво5 1506

Ilo сигналу Начальная установка с выхода блока 10, который представляет собой импульс с низким активным уровнем и поступает на соответствующие входы входного регистра 2, каждого блока 1, каждого блока 4 определения входа-выхода, формирователя 3, происходит сброс триггеров 22 входного регистра 2, регистра 21 сдвига каждого блока 1, триггера 29 каждого блока 4 определения входа-выхода, регистра 25 сдвига формирователч 3.

На фиг. 6 представлена последовательность информационных и стробирую15 щих сигналов в режиме установки вида обратной связи для начальной загрузки блоков 1. Информация с группы адресных выходов блока 10 поступает на первую группу входов дешифратора 5.

При появлении на выходе строба адреса блока 10 импульса с низким активным уровнем, который поступает на вход дешифратора 5, на i-м выходе дешифратора 5, который соответствует коду адреса i-ro блока 1, появляется импульс с низким активным уровнем.

Одновременно с передачей информации по группе адресных выходов блока 10 устанавливается информация на информационном выходе блока 10. По перепаду импульса с низким активным уровнем с i-го выхода дешифратора 5 иэ состояния логического нуля в состояние логической единицы происходит запись информации в i-й триггер 22 входного регистра 2.

После загрузки 1 триггеров 22 входного регистра 2 на первом выходе строба записи блока 10 появляется импульс с высоким активным уровнем, который поступает на второй вход регистра 6 и производит запись информации с выходов триггеров 22 входного регистра 2 в регистр 6. Для начальной загрузки каждого блока 1 в 45 регистр 6 заносится значение логической единицы. При подаче значения логической единицы с i-го выхода регистра 6 на вход 1-го блока 1 повторитель 17 с тремя состояниями устанавливается в третье состояние. При наличии логического нуля на втором входе строба записи блока 1 на выходе элемента И-НЕ 15 находится значение логической единицы, которое подается на вход повторителя 18 с тремя состояниями и устанавливает его в третье состояние ° На выходе элемента И-HE

16 находится значение логического нуля, которое подается на управляющий вход повторителя 19 с тремя состояниями. Этим обеспечивается связь старшего разряда регистра 21 сдвига с е о входом последовательного занесения при сдвиге вправо. устройство отово к начальной загрузке операционных блоков 1.

Далее начинается процесс начальной загрузки блоков 1 (фиг. 7). Информация с группы адресных выходов блока 10 поступает на группу входов дешифратора 5 блока. При появлении на выходе строба адреса блока 10 импульса с низким активным уровнем, который поступает на вход дешифратора 5, на i-м выходе дешифратора 5, который соответствует коду адреса

1 го блока 1, появляется импульс с низким активным уровнем. Одновременно устанавливается информация на информационном выходе блока 10, которая может принимать значение логического нуля или логической единицы. По перепаду импульса с низким активным уровнем с 1-го выхода дешифратора 5 иэ состояния логического нуля в состояние логической единицы происходит запись информации с информационного выхода блока 10 в -й триггер 22 входного регистра 2.

После загрузки 1 триггеров 22 входного регистра 2 информация с каждого

i-го выхода входного регистра 2 появляется на первом входе каждого 1-го блока 1 и подается на вход повторителя 18 с тремя состояниями. Затем на втором выходе строба записи блока 10 появляется импульс с высоким активным уровнем, при подаче которого на вход блока 1, н;: управляющем входе повторителя 19 с тремя состояниями устанавливается значение логической

1506450 дит к передаче информации с первого входа повторителя 18 с тремя состояниями на вход ггоследавыз ельнага занесения ири сдвиге вправо регистра 21 сдвига. Затем на выхале синхронизации

5 появляется импульс с высоким активным уровнем, который падается ня вход синхронизации регистра 21 сдвига блока 1. В результате этого производится запись информации в первый разряд каждого регистра 21 сдвига каждого блока 1. При чаявлении перепада из ссстаяния логической единицы в состояние логического нуля на втором выходе строба записи блока 10„ повторитель 18 с тремя состояниями вновь устанавливается в третье состояние и происходит восстановление связи Me)RIIy выходам CTapUIerc) paspHIId регистра 21 сдвига и ега входом последовательного занесения при сдвиге вправо через повторитель 19 с тремя состояниями. Аналогичным образом производится запись информации в К раз— ряды регистра 21 сдвига каждого блока 1, где К >. г акс, где (I гокс r — максимальная длина тес-OIIOA команды) .

Одновре. енггэ с начальной загрузкой регистров 21 сдвига блакаи l upo30 изводится загрузка регистра 25 сдвиг а формирователя 3. Эргодические свойства фармггровятеля 3 обеспечиваются соединением входа сумматора 23 по модулю два с шиной "const 1", которая представляет собой вывод резис- 35 тора, другой вывод которого соединен с положительным полюсом источника питания. Таким образом гарантируется ненулевое состояние регистра 25 сдвига уже после первого тактового им пульса, котарыгг падается с выхода синхронизации блока 10.

В зависимости ат функционального назначения выводов контролируемого блока i-й блок 1 устанавливается в следующий режим работы (фиг. 6): если i-й вывод контролируемого блока является одним иэ входов командной шины, в -й разряд регистра 6 заносится значение логической единицы; если 1 и вывод контралируемогэ блока является одним из входов-выходов двунаправленной шины данных, в i-й разряд регистра 6 заносится значение логического нуля, которое подается 55 на вход блока 1, соединенного с 1-м входом элемента И-HE 15. В результате этого на выходе элемента И-НЕ 15 появляется значение лагическс и единицы, которое падается ня управляющий вход повторителя 18 с тремя состояниями и устанавливает ег а в третье состояние, Значение гогического нуля также подается ня первый вход элемента И-НЕ 16, на выходе которого появляется значение логической единицы, которое подается на управляющий вход повторителя 19 с тремя состояниями, устанавливая ега в третье состояние. Кроме »тога, зны ение логического нуля падается на упрыв гяющий вход повторигеля 27 с тремя состояниями.

В результате этого информация i onpeIeленных выходов регистра 21 сдвиг, падается на входы сумматоры 14 иа модулю два, с выхода котарага падается чере сумматор 13 гга модулю два, и через повторитель 17 с тремя сосгаяниями ня вход иоследавательнага »анесении ири сдвиге вправо регистры 21 сдвига. Этим обеспечивается установление i-га блока 1 в режим генератора ш-последовательности — формирователя сигнатуры.

11осле устанав.гения режимы работы б окав 1 (адаит ция устройства) начииаг тся процесс иад;-.чи тес гавых команд на контролируемый блок (фиг. 8).

Информация с группы адресных выходов блока 10 поступает на первую гр-,ппу входов дешифратора 5. При появлении на выходе страба адреса блока 10 импульса с низким активным уровнем, который поступает на вход дешифратара 5, на j-м выходе дешифраторя 5 (j=1,...,К), который соответствует коду адреса j-ro блока 1, появляется импульс с низким активным уровнем. Одновременно устанавливается информация на информационном выходе блока 10, которая может принимать значение логического нуля или логической единицы. По перепаду импульса с низким активным уровнем с 1-го выхода дешифратара 5 ьз состояния логического нуля в состояние логической единицы происходит запись информации в j-й триггер 22 входного регистра 2. После загрузки каждого иэ

К-1 триггеров 22 входного регистра 2 информация с каждого j-ro выхода входного регистра 2 появляется на

1 входе каждого j-ro блока 1 и подается на вход повторителя 18 с тремя с >стояниями, 1506450

Затем на выходе синхронизации бло ка 1О появляется последовательность из К (К вЂ” разрядность регистра 21 сдвига) импульсов, которая подается на вход сдвига блока 1, соединенного с входом синхронизации регистра 21 сдвига. Так как время формирования одного бита на информационном выходе блока 10 больше времени генерации последовательности из К импульсов, которые подаются с выхода синхронизации блока 1О на входы синхронизации регистров 21 сдвига каждого из

1 блоков 1, то до появления следующего бита на информационном выходе блока 10 тестовая программа, находящаяся в регистрах 21 сдвига каждого иэ К блоков 1, подается на блок 11 через блоки 4 определения входоввыходов и возвращается в исходное состояние в регистрах 21 сдвига каждого из К блоков 1. При этом на двунаправленную шину данных с каждого иэ п блоков 1 через п блоков 4 определения входов-выходов подается псевдослучайная m-последовательность.

В течение времени формирования К-1 бит на информационном выходе блока 1О происходит многократная {К-1 раэ) подача одних и тех же тестовых команд (мультипликация) с различными (псевдослучайными) наборами данных на блок 11 через 1 блоков 4 определения входов-выходов. Ненулевое состояние каждого из и блоков 1 обеспечивается начальной загрузкой от формирователя 3. После установления на информационном выходе блока 10 К-го логического значения разряда команды на втором выходе строба записи блока 10 появляется импульс с высоким активным уровнем, который устанавливает повторитель 19 с тремя состояниями в третье состояние, а на управляющем входе повторителя 18 с тремя состояниями устанавливает значение логического нуля в каждом из К блоков 1.

При появлении на выходе синхронизации блока 10 импульса с высоким активным уровнем происходит запись новой, сформированной во входном регистре 2, тестовой команды в каждый из блоков 1. При перепаде импульса на втором выходе строба записи блока 10 из состояния логической единицы в состояние логического нуля повторитель

18 с тремя состояниями устанавливается в третье состояние и восстанавливается с вяз ь между старшим разрядом регистра 21 сдвига и его входом по5 следовательного занесения при сдвиге вправо через повторитель 19 с тремя состояниями каждого из К блоков 1.

Завершение записи новой тестовой команды в каждый иэ К блоков 1, процесс формирования следующих тестовых команд и подача тестовых программ на блок 11 продолжаются в течение заданного времени.

Передача информации с выходов 1 блоков 1 на блок 11 через 1 блоков 4 определения входов-выходов происходит следующим образом.

После сигнала с низким активным уровнем, который поступает с выхода

20 начальнои установки блока 10 на вход начальной установки каждого i-го блока 4 определения входов-выходов и по дается на вход установки в ноль триггера 29, на выходе триггера 29 каждо25 о i-го блока 4 определения входоввыходов находится состояние логического нуля, которое подается на управляющий вход повторителя 26 с тремя состояниями. Информация с выхода кажЗО дого i-ro блока 1 подается на информационный вход i-го блока 4 определения входов-выходов через повторитель

26 с тремя состояниями и через резистора 30, второй вывод которого соедиЗ5 нен с выходом блока 4 определения входов-выходов, подается на i-й вход блока 11. Эта информация поступает в блок 11 при появлении на входе синхронизации блока 11 импульса с эле4(мента 8 задержки синхроимпульсов.

Время эадержки элемента 8 задержки синхроимпульсов определяется временем прохождения информации с выхода х-го блока 1 на i-й вход блока 11 (фиг.9).

45 При этом на выходе триггера 29 каждого i-ro блока 4 определения входоввыходов остается значение логического нуля, так как на входы сумматора

27 по модулю два поступают одинаковые

50 логические значения. В результате на выходе сумматора 2 7 по модулю два находится значение логического нуля, которое через элемент НЕ 28 подается на вход установки в единицу триггера

55 29 в виде значения логической единицы.

Затем на вход i-ro блока 4 определения входов-выходов, который соединен с входом синхронизации триггера

12 ется на выход триггера 29, тем самым подтверждая ранее установленное значение логического нуля на выходе триггера 29 °

Случай второй. Логическое значение бита и-го блока 1 не совпадает с логическим значением бита, который появляется на и-м выходе блока 11 при поступлении на вход синхронизации блока 11 импульса с выхода элемента 8 задержки синхроимпульсов, т.е. возникает конфликтная ситуация. В этом случае при достижении током, протекающим через резистор 30, величины

Упор

nop 1(где U — минимальная разность потенциалов между входами

20 сумматора 27 по модулю два, при котором его выход находится в состоянии логической единицы;

R — величина резистора 30, ко25 торая должна удовлетворить условию

0 И«

---- 4 R -----оор Н мькС где IÄ « — максимальная величина

30 тока нагрузки в случае отсутствия конфликтной ситуации, изменяется уровень на выходе сумматора 27 по модулю два из значения логического нуля в значение логичес35 кой единицы. На входе установки в единицу триггера 29 возникает перепад логического уровня из единицы в ноль и триггер 29 устанавливается в единичное состояние, переводя тем самым повторитель 26 с тремя состояниями в третье состояние с высокоимпедансным выходом, Таким образом, конфликтная ситуация ликвидируется. В результате этого логическое значение бита с n-ro выхода блока 1 1 подается на вход и-го блока 1 через сумматор 12 по модулю два, сумматор 13 по модулю два, повторитель 17 с тремя состояни50 ями, на управ я щем входе которого находится состояние логического нуля, и записывается в регистр 21 сдвига каждого из и блоков 1 с появлением на выходе синхронизации блока 10 импульса с высоким активным уровнем (фиг. 9) .

После импульса, появляющегося на входе синхронизации блока 11 с выхода элемента 8 задержки синхроим1506450

29, с выхода элемента 7 задержки синхроимпульсов подается импульс с высоким активным уровнем (фиг. 9), по перепаду которого из состояния логического нуля в состояние логической единицы значение логического нуля с информационного входа триггера 29 передается на выход триггера 29, тем самым подтверждая ранее установленное значение логического нуля на выходе триггера 29 °

При приеме информации из блока 11 в и блоков 1 через и блоков 4 определения входов-выходов блок 4 определения входов-выходов работает следующим образом.

Случай первый. Логическое значение бита на выходе и-го блока 1 совпадает с логическим значением бита с и-ro выхода блока 11. Так как на управляющем входе повторителя с тремя состояниями находится значение логического

"нуля, то логическое значение бита с выхода и-го блока 1 подается на вход и-го блока 4 определения входоввыходов через повторитель 26 с тремя состояниями и поступает на второй вход сумматора 27 по модулю два.

С и-го выхода блока 11 на первый вход сумматора 27 по модулю два поступает ит с таким же логическим значением, в результате чего на выходе сумматора 27 по модулю два находится значение логического нуля, которое через элемент НЕ 28 подается на вход установки в единицу триггера 29 в виде значения логической единицы.

Логическое значение бита с и-ro выхода блока 11 подается на входи-го блока 1 через сумматор 12 по модулю два, сумматор 13 по модулю два и пос вторитель 17 с тремя состояниями, на управляющем входе которого находится состояние логического нуля, и записывается в регистр 21 сдвига каждого из и блоков 1 с появлением на выходе синхронизации блока 10 импульса с высоком активным уровнем (фиг.9) . Затем на вход i-го блока 4 определения входов-выходов, который соединен с входом синхронизации триггера 29, с выхода элемента 7 задержки синхроимпульсов подается импульс с высоким активным уровнем, по перепаду которого иэ состояния логического нуля в состояние логической единицы значение логического нуля с информационного входа триггера 29 переда1506450

l3

45

Фор мул аизобретени я

1. Устройство для стохастического контроля микропроцессорных цифровых блокон, содержащее блок задания исходных данных, дешифратор, входной пульсов на вход каждого i-ro блока 4 определения входов-выходов, который соединен с входом синхронизации триггера 29, с выхода элемента 7 задержки синхроимпульсов подается импульс с высоким активным уровнем, по перепаду которого иэ состояния логического нуля в состояние логической единицы значение логического нуля с инфор- 10 мационного входа триггера 29 передается на выход триггера 29, т.е. устанавливая его н ноль.

Время задержки между импульсами с выхода элемента 8 задержки синхроимпульсов и импульсами с выхода элемента 7 задержки синхроимпульсов определяется быстродействием блока 11 и временем записи информации н регистр 21 сдвига каждого блока 1.

Импульсы с высоким активным уровнем с выхода синхронизации блока 10 подаются одновременно на вход каждого i-го блока 1 и на вход формирователя 3, с выхода которого псевдослучайная m-последовательность подается на вход каждого п-го блока 1, а записывается н каждый регистр 21 сдвига каждого и-ro блока 1 через сумматор 12 по модулю дна, сумматор

23 по модулю дна и повторитель 17 с тремя состояниями при появлении на выходе синхронизации блока 10 импульса с высоким активным уровнем. Этим обеспечивается ненулевое состояние каждого из и блоков 1 в процессе работы устройства.

Вычисленные сигнатуры индицируются блоком 9 индикации и сравниваются с сигнатурами, полученными н реэуль40 тате проверки исправного цифрового блока или математического моделирования. Контролируемый цифровой блок считается исправным, если указанные ,сигнатуры совпадают.

Блок 10 может быть реализован на основе любого устройства, работа которого обеспечивает требуемую последовательность информационных и стробирующих сигналов, например

Электроника-60 с устройством параллельного обмена И2 15ÊÑ-l80-032. регистр, формирователь псевдослучайной последовательности, блок индикации и первый элемент задержки„ причем группа информационных входов дешифратора соединена с группой адресных выходов блока задания исходных данных, строб адреса которого соединен со стробкрующим входом дешифратора, группа выходов которого соединена с группой синхрониэирующих входов входного регистра, информаци онный вход которого соединен с информационным выходом блока задания исходных данных, выход начальной установки которого соединен с входами начальной установки входного регистра и формирователя псевдослучайной последовательности, вход синхронизации формирователя псевдослучайной последовательности соединен с входом первого элемента задержки, выход которoro является выходом синхронизации устройства для подключения к соотнетствующему входу контролируемого блока, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет контроля цифровых блоков с двунаправленными сигналами и произвольным назначением входных сигналов, в устройство введены регистр задания режима работы, 1 блоков формирования воздействий и приема рсзультатон, 1 блоков определения входов-выходов и второй элемент задержки, причем 1-й выход входного регистра соединен с i-м информационным входом регистра задания режима работы и с первым информационным входом, i-го блока формирования воздействий и приема результатов, где

i=1,2,...,1, вход задания режима работы i — ro блока формирования входных воздействий и приема результатов соединен с i-м выходом регистра задания режима работы, вход записи которого является первым выходом строба записи блока задания исходных данных, выход синхронизации которого соединен с входами первого и второго элементов задержки и с входом синхронизации 1 блокон формирования воздействий и приема результатов, входы строба записи которых объединены и подключены к второму выходу строба записи блока задания исходных данных, выход начальной установки которого соединен с входами начальной установки 1 блоков формирования воздействий и прие- .

15064 ма результатов и 1 блоков определения входов-выходов, входы псевдослучайной последовательности блоков формирования воздействий и приема результатов объединены и подключены

5 к выходу формирователя псевдослучайной последовательности, входы синхронизации блоков определения входоввыходов объединены и подключены к вы- 1О ходу второго элемента задержки, выход 1-ro блока формирования воздействий и приема результатов соединен с информационным входом i-ro блока определения входов-выходов, вход-выход которого соединен с вторым информационным входом i-го блока формирования воздействий и приема результатов и является i входом-выходом группы информационных входов-выходов устройства для подключения к контролируемому блоку, группа информационных выходов i-ro блока формирования н воздействий и приема результатов соединена с -й группой входов блока индикации.

2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что каждый блок формирования воздействий и приема результатов содержит регистр сдвига, три повторителя с тремя состояниями, три сумматора по модулю два, два элемента И-НЕ и элемент НЕ, причем выходы формирователей с тремя состояниями объединены и подключены к входу последовательного занесения регистра сдвига, и-й и ш и выходы группы выходов которого соединены соответственно с первым и вторым входами первого сумматора по модулю два, где ш п, 50

16

m (1,K), п=(1,К), К вЂ” разрядность регистра сдвига, К-й разрядный выход регистра сдвига соединен с информационным входом первого формирователя с тремя состояниями и является информационным выходом блока, разрядные выходы регистра сдвига образуют группу информационных выходов блока, выход первого сумматора по модулю два соединен с первым входом второго сумматора по модулю два, выход которого соединен с информационным входом второго формирователя с тремя состояниями, управляющий вход которого соединен с первыми входами элементов И-НЕ и является входом задания режима работы блока, информационный вход третьего формирователя с тремя состояниями является первым информационным входом блока, вход элемента НЕ объединен с вторым входом первого элемента И-НЕ и является вторым входом строба записи блока, выход элемента НЕ соединен с вторым входом второго элемента И-НЕ, выходы первого и второго элементов И-НЕ соединены с управляющими входами соответственно третьего и первого формирователей с тремя состояниями, тактовый вход и вход обнуления регистра сдвига являются соответственно входом синхронизации и входом начальной установки блока, информационный вход и вход псевдослучайной последовательности которого соединены соответственно с первым и вторым входами третьего сумматора по модулю два, выход которого соединен с вторым входом второго сумматора по модулю два.

1 5()6l>50

Ь уел

МИУР

&юла лая

0m

У!7й7ФЬ утаю/

6m на fg на 4

u(8а

/CD! 506450

Const 1 (инрвниЗациМ нячмьяяя упююйа

Фиг. Ф

Otf1 1

Ое7

НачаЛьная устанИм

ffa YuSseaS угщаюАа прес

Pmpose

ulpecu

Адрес

Опроб аКреса

2-и Cmpn

УИЖЕ

1 5064 50

&npu

Ирг

Гинтер

segu

Составитель И,Иваныкин

Редактор В.Петраш Техред- А.Кравчук Корректор Т,Малец

Заказ 5439/50 Тиразк 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Укгород, ул. Гагарина, 101