Устройство доступа к видеопамяти

 

Изобретение относится к вычислительной технике и может быть использовано в персональных ЭВМ с развитыми графическими возможностями. Цель изобретения - повышение производительности устройства. Устройство содержит блок 3 видеопамяти, которым пользуются контроллер 2 дисплея и центральный процессор 1.Арбитр 5 доступа следит за активностью электронно-лучевого дисплея и контроллера 2, и в любой момент, когда электронно-лучевой дисплей неактивен, вне зависимости от времени возникновения центральному процессору 1 предоставляется возможность доступа к блоку 3 в течение цикла или циклов, на которые приходится такая неактивность дисплея. Гарантированное минимальное число цикло для доступа к блоку 3 центральным процессором устройством обеспечивается при высокоскоростном режиме, кроме того, арбитраж позволяет центральному процессору 1 выполнять доступ во время недисплейных временных интервалов, что позволяет центральному процессору 1 захватывать больше циклов доступа к блоку 3 при необходимости в них. При низкоскоростном режиме арбитраж производится как во время дисплейных, так и недисплейных периодов, что позволяет центральному процессору 1 захватывать циклы памяти с абсолютным приоритетом. 4 з.п. ф-лы, 13 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

6ьЕОЮШ3 йАПНУНО - 7ЕЕНЬ4ККЦ

БМБЛИО1 ЕКА

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (2I) 4355441/24-24 (22) 18.03.88 (31) 028801 (32) 20. 03.87 (33) US (46) 15.11.89. Бюл,Ф 42 (71) Интернэшнл Бизнес Машинз Корпорейшн (US) (72) Стефен Патрик Томпсон (US) (53) 681.325(088.8) (56) Заявка РСТ 85/04976, кл. С 09 G 1/16, опублик. 1981

Патент ГДР 1Ф 2319?1, кл, G 06 Р 3/153, опублик. 1986.

Патент США У 4511965, кл. G 06 Г 3/14, опублик ° 1985. (д) 4 G 06 F 3/153, 13/16, G 09 G 1/16

2 (54) УСТРО1 СТВО ДОСТУПА К ВИДЕОПАМятИ (57) Изобретение относится к вычислительной технике и может быть использовано в персональных ЗВМ с развитыми графическими возможностями.

Цель изобретения — повышение производительности устройства. Устройство содержит блок 3 видеопамяти, которым пользуются контроллер 2 дисплея и центральный процессор 1. Арбитр 5 доступа следит эа активностью электронно-лучевого дисплея и контроллера 2, и в любой момент, когда электронно-лучевой дисплей неактивен, вне зависимости от времени возникновения

1523058 центральному процессору 1 предоставляется возможность доступа к блоку 3 в течение цикла или циклов, на которые приходится такая неактивность дисплея.

Гарантированное минимальное число цик5 лов для доступа к блоку 3 центральным процессором устройством обеспечивается при высокоскоростном режиме, кроме того, арбитраж позволяет центральному 10 процессору 1 выполнять доступ во вреИзобретение относится к вычислительной технике и может быть использовано, например, в персональных ЭВМ с развитыми графическими возможностями.

Цель изобретения — повышение про- 20 изводительности устройства.

На фиг. 1 приведена функциональная схема устройства для доступа к видеопамяти; на фиг. 2, 3 — функциональная схема арбитра доступа; на фиг. 4 — 25 функциональная схема узла синхронизации памяти; на фиг. 5 — функциональная схема узла синхронного распределения доступа; на фиг. 6 — функциональная схема тактового генератора; на фиг. 7, 8 и 9 — временные диаграммы сигналов тактирования в устройстве при восьмиточечном режиме, при девятиточечном режиме. с восьмиточечным циклом памяти и при девятиточечном режи- 3 ме с семиточечным циклом памяти соответственно; на фиг. 10 и 11 — временные диаграммы сигналов высокоскоростных арбитражных циклов для режимов считывания и записи центрального про- 40 цессора соответственно; на фиг. 12 и 13 — временные диаграммы сигналов низкоскоростных арбитражных циклов для режимов считывания и записи центрального процессора. 45

Ус тройс тв о для до с тупа к видеопамяти (фиг. 1) содержит центральный процессор 1, контроллер 2 дисплея, блок 3 видеопамяти, мультиплексор 4 адреса, арбитр 5 доступа, блок вывода данных, состоящий из регистровзащелок 6 электронно-лучевой трубки, сдвиговых регистров 7 и контроллера

8 аттрибутов, и блок ввода-вывода, состоящий из регистров-защелок 9 центрального процессора и графического контроллера 10. На фиг. 1 обозначены также шины 11, 12 и 13 адреса центрального процессора 1, контмя недисплейных временных интервалов, что позволяет центральному процессору

1 захватывать больше циклов доступа к блоку 3 при необходимости в них. При низкоскоростном режиме арбитраж производится как во время дисплейных, так и недисплейных периодов, что позволяет центральному процессору .1 захватывать циклы памяти с абсолютным приоритетом.

4 з.п. ф-лы, 13 ил. роллера дисплея 2 и блока 3 видеопамяти соответственно, шины 14 и 15 данных блока 3 видеопамяти и центрального процессора 1 соответственно, информационная шина 16, линии 17 и 18 чтения и записи центрального процессора 1, линия 19 готовности для оповещения центрального процессора 1, линия 20 селекции адреса; шина 21 управления блоком 3 видеопамяти, состоящая из линий 21.1,..., 21.3 — выбора адресов строки, столбца и записи/чтения соответственно, линии

22 и 23 фиксации данных в регистрахзащелках 6 и 9 соответственно, шина

24 управления, состоящая иэ линий

24.1,...,24.5 — первой и второй синхронизирующих последовательностей, разрешения горизонтальной и вертикальной разверток и регенерации памяти соответственно, шины 25,...,27 данных блока вывода данных, шина 28 видеоданных, линии 29,...,31 управления.

Арбитр 5 доступа (фиг. 2, 3) оодержит тактовый генератор 32, узел

33 синхронизации памяти, арбитр времени активного экрана, состоящий иэ > узлов 34 и 35 синхронного и асинхрон-. ного распределения доступа и мультиплексора 36; арбитр времени активного/неактивного экрана, состоящий из элементов И 37, ИЛИ 38, И 39 и триггера 40; линии 41,...,56 для связи вышеуказанных элементов, блок синхронизации и управления, который кроме вышеуказанных тактового генератора 32 и узла 33 синхронизации памяти, 1 содержит (фиг. 3) регистр 57 сдвига, элементы ИЛИ 58, И-НЕ 59, И-НЕ 60, И 61, триггера 62, 63, элементы

И 64, И-НЕ 65, триггеры 66, 67, элементы И-НЕ 68, 69, 70 и линии 71,...

1523058

80 для связи между вышеуказанными элементами.

Узел 33 синхронизации памяти (фиг. 4) содержит триггеры 81,..., 83, элементы И 84, ИЛИ 85, 2И-ИЛИ 86, 5 триггер 87, элемент ИЛИ 88, триггер

89, элементы ИЛИ 90, И 91 и линии

92, ...,99 для связи между вышеуказанными элементами.

Узел синхронного распределения доступа (фиг. 5) содержит счетчик

100, элемент -HE 101, триггер 102, элемент И-НЕ 103 и линии 104,...,107 для связи между вышеуказанными элементами.

Тактовый генератор 32 (фиг. 6) содержит мультиплексор 108, триггер

109, элемент И 110, регистр 111 сдвига, элемент И-НЕ 112, триггер 113, 20 элементы 2И-ИЛИ 114, И-НЕ 115, ИЛИ

116, 117, И 118, 119, триггеры 120, 121, элемент И-НЕ 122 и линии 123, 137 для связи между вышеуказанными элементами.

На временных диаграммах (фиг. 713) обозначения диаграмм сигналов соответствующих линий.

Устройство работает следующим образом. 30

Блок 3 видеопамяти хранит данные, подлежащие отображению на электроннолучевом дисплее. К блоку 3 обращается центральный процессор 1 для записи и обновления данных и для считывания данных при необходимости, К блоку 3 также обращается контроллер 2 при осуществлении управления фактическим отображением на дисплее. Доступом к 40 блоку 3 со стороны как центрального процессора 1, так и контроллера 2 управляет арбитр 5 доступа путем циклического мультиплексирования.

Арбитр 5 подает управляющие сигналы по шине 21 на блок 3, обеспечивает управление коммутацией адреса в мультиплексоре 4 подачей сигнала по линии 20 и управление фиксацией дан-. ных подачей сигнала по линиям 22 и

23. Сигналы по линиям 17, 18 приходят от центрального процессора 1 и извещают арбитр 5, что центральный процессор желает начать операцию считывания или записывания применительно к блоку 3 видеопамяти, Арбитр 5 использует сигнал по линии 19 для оповещения центрального процессора 1 о завершении запрошенного цикла.

Когда центральный процессор 1 считывает информацию из блока 3, адресный сигнал центрального процессора

1,на шине 11 коммутируется с шиной

13 блока 3 посредством мультиплексора 4. Сигнал на линии 20 выбирает, какой адрес (адрес центрального процессора 1 или адрес контроллера 2 дисплея) будет представлен на шине 13.

Данные видеопамяти на шине 14 фиксируются в регистрах 9 сигналом по линии 23 и пересылаются на центральный процессор 1 по шине 16, через графический контроллер 10 и шине 15 данных. Когда центральный процессор 1 записывает информацию в блок 3, адресный сигнал на шине 11 коммутируется с шиной 13 через мультиплексор

4, Подлежащие записи данных из центрального процессора 1 пересылаются в блок 13 через шину 15 данных, графический контроллер 10 и шину 14 данных»

Контроллер 2 генерирует адрес информации, отображаемой на экране электроннолучевой трубки, на линии

12, который через мультиплексор 4 пересылается для адресации блока 3.

Обновляющие экран данные приходят на регистры 6 электроннолучевой трубки по шине 14 данных и записываются по сигналу на линии 22, Экранные данные поступают на контроллер 8 по шине

25 данных или через шину 26, сдвиговые регистры 7 и шину 27. Контроллер

8 формирует данные и посылает их на дисплей по шине 28, Арбитр 5 решает предоставить в текущий момент право пользования блоком

3 контроллеру 2 или центральному процессору 1. Контроллеру 2 необходимо иметь доступ к блоку 3 видеопамяти постоянно во время активных видеоинтервалов для сохранения видового изображения на дисплее, Скорость потока данных, обеспечивающая сохранность визуального отображения во время активных видеоинтервалов, определяется рабочим режимом видео подсистемы.

Видео подсистема способна работать в нескольких различных режимах, включающих буквенно-цифровой и графический режимы с несколькими символьными или точечными разрешающими способностями. например, видео подсистема может изображать 640 элементов по горизонтали при 200 строчках по вертикали и

16 цветных графиков, так же как и 640

1523058 элементов по горизонтали при 200 строчках и два цветных графика.Зто определяет два из многочисленных рабочих режимов видео под5 системы и диктует различные требования к скорости передачи экранных данных.

Арбитр 5 доступа опознает необходимую экрану скорость передачи данных 10 и должным образом регулирует арбитраж циклов памяти. Арбитр 5 также регулирует арбитраж в те моменты, когда неактивны разрешающие сигналы горизонтального и вертикального отображе- 15 ния, чтобы представить центральному процессору 1 все наличные циклы (исключая циклы регенерации памяти) блока 3. Изменение арбитража во время недисплейных периодов, а также во вре20 мя возвратных интервалов обеспечивает цля центрального процессора 1 большую полосу частот блока 3, так как воз- . вратные интервалы вложены в недис плейные интервалы. 25

Арбитр 5 состоит из двух основных частей. Первая является арбитром времени активного экрана, который распрецеляет циклы памяти, учитывая требования активного дисплея. Зту часть сос- 30 тавляют: узел 34 синхронного распре1 деления доступа, который относится к типу арбитров с постоянной скоростью распределения, используемых в видео режимах с высокой скоростью переда35 ,чи экранных данньгх; узел 35 синхронного распределения доступа, который является низкоскоростным арбитром, представляющим собой простой RSтриггер, образующий арбитр типа за- 40 прос/подтверждение" и мультиплексор

36, который коммутирует тот из узлов

34, 35, который применяется для распределения циклов памяти. Мультиплексор 36 управляется логикой, которая следит за текущим видео режимом с целью определения: является ли уместным высоко- или низкоскоростной арбитраж, Выходной сигнал арбитра времени активного экрана поступает на арбитр времени активного экрана, который следит за горизонтальными и вертикальными дисплейными интервалами (элемент

И 37), Если экран активен или идет регенерация памяти элемент ИЛИ 38 то выходной сигнал с мультиплексора

36 проходит через элемент И 39 на триггер 40, фиксирующий распределение циклов памяти. В противном случае следующий цикл памяти предназначается для центрального процессора 1.

Сигнал "Арбитражный выход" на линии 53 (фиг. 2 ) формирует триггер 40, тактируемый сигналом "Такт распределения" по линии 56. Входной информацией для триггера 40 является сигнал "Следующее арбитражное состояние" по линии

52. Сигнал "Следующее арбитражное состояние" на линии 52 будет воспроизводить сигнал "Выход арбитража активного экрана" на линии 47, если сигналы на линиях 24, 4, 24.3 активны или- если активен сигнал "Регенерация памяти" на линии 24.5. Сигналы на линиях 24.3 и 24.4 обычно формируются в каком-либо адаптере. Сигнал на линии 24.5 имеет одинаковую частоту с.сигналом по линии 24,3 и представляет собой положительный логический импульс длиной по времени от 3 до

5 символов, появляющийся спустя длительность одного символа после перехода сигнала 24.3 от лог; ™1" к лог.

"0", Сигнал на линии 47 применяется, когда электроннолучевой экран находится в активном дисплейном интервале, Сигнал на линии 47 будет отражать выходной сигнал .45 узла 34 или выходной сигнал 46 узла 35 в зависимости от статуса сигнала "Свободный арбитр", управляющего мультиплексором 36 на линии 49 от тактового генератора 32.

Тактовый генератор 32 опознает требования к скорости передачи данных, свойственные выбранному видео режиму, и автоматически определяет является ли приемлемым высокоскоростной узел

34 или низкоскоростной узел 35 для распределения циклов памяти.

Узел 35 представляет собой простой RS-триггер. На вход захвата узла 35 поступает сигнал "Запрос цикла" по линии 48, сгенерированный тактовым генератором 32. На вход сброса узла 35 поступает сигнал по линии

54. Сигнал на линии 54 применяется в качестве строба записи данных, который фиксирует данные блока 3.

Узел 34 представляет собой арбитр распределительного типа, функциональная схема которого представлена на фиг. 5. Сигнал "Арбитражный Такт" на линии 43. генерируется узлом 33 синхронизации памяти и применяется для тактирования счетчика 100. Элемент И-НЕ 101 генерирует выходной

1523058

10 сигнал на линии 45. Элемент И-НЕ 101 устанавливает сигнал на выходе 45 в лог. "0" (цикл центрального процессора 1) всякий раз, когда содержимое 5 счетчика 100 оказывается равным пяти.

Элемент И-НЕ 103 переводит сигнал

"Коррекция" на линии 44 на низкий уровень всякий раз, когда содержимое счетчика 100 оказывается равным шести. Сигнал "Коррекция" на линии 44 применяется для синхронизации узла 33 синхронизации памяти после каждого восьмого цикла в видеорежимах, которые используют девять входных тактовых периодов на каждую символьную позицию на экране (фиг. 8 и 9). В видео режимах, которые используют восемь входных тактовых периодов на каждый символ (фиг. 7), этот сигнал игнорируется. Триггер 102 применяется для обеспечения шумовой невосприимчивости сигнала "Фазовая коррекция" на линии 55, который синхронизирует счетчик 100 на начало строки гори- 25 . зонтальной развертки.

Узел 33 (фиг. 4) генерирует управляющие сигналы для блока 3, а также такты узла 34 и триггера 40 арбитражного выхода. В узле 33 триггеры 81, ...,84 образуют сдвиговый регистр, выходной сигнал которого подается на

его вход по линии 92. Сигнал RAS на линии 21,1, сигнал М Х ка линии 42 и сигнал GAS на линии 21.2 являются ,активными высокими импульсами, которые сдвигаются в фазе каждый одним входным тактовым периодом. Сигнал

RAS на линии 21,1 и сигнал CAS на линии 21,2 подаются по шине 110 на 40 управление блоком 3 (фиг. 1). Элемент 2 И-ИЛИ 8б используется для подчинения замкнутого цикла сдвигового регистра семи входным тактам путем коммутации выхода третьего триггера

83 во время первой половины замкнутого цикла и коммутации второго триггера 82 во время второй половины цикла обратной связи. Элементы И 84 и ИЛИ

85 применены для приведения периода счета к восьми входным тактам во время режимов, которые применяют девять тактовых периодов на одну символьную позицию на электроннолучевом экране..

Сигнал на линии 99 является одиночным битовым выходом программируемого программой регистра, который сообщает аппаратным средствам видео подсистемы о необходимости делать символьные посылки длиной в девять тактов. Сигнал на линии 44 генерируется узлом

34 и вызывает появление одного цикла семитактовой длины на каждые восемь циклов обратной связи. Это предусмотрено для выравнивания сформированных циклов памяти и узла 34 с сигналом на линии 29 (фиг. 1), который управляет сдвиговыми регистрами 7.

Сигнал на линии 55 применяется для синхронизации логики генерации циклов памяти и узла 34 с началом строки горизонтальной развертки на экране.

Элемент И 91 позволяет сигналу на линии 55 предотвратить в сдвиговом регистре циклов памяти начало некоторого нового цикла путем прерывания цели обратной связи по линии 92. Сдвиговый регистр циклов памяти бездействует (все триггеры 81,...,84 обнулены), когда сигнал на линии 55 активен.

Сигнал на линии 24,2 генерируется контроллером 2 (фиг. 1) и указывает символьную позицию непосредственно до начала строки горизонтальной развертки. Сигнал на линии 31 применяется для управления данными внутри аттрибутного контроллера 8 (фиг. 1)

Тактирование сигнала на линии 55 прецизионно осуществляется элементом

ИЛИ 88, К-триггером 89 и элементом

ИЛИ 90 и является производным сигналов на линиях 31 и 24.2, Точное фазовое управление сигналом на линии

55 обеспечивает невосприимчивость к вариациям задержек распространения сигнала от чипа к чипу, которые возникают в процессе изготовления интегральных схем, Исходное состояние управляющей ло гики при сигнале на линии 24.2 на высоком уровне будет определяться сброшенным состоянием К-триггера 89 (сигнал низкого уровня на линии 98) и вы- . соким уровнем сигнала на линии 55.

Когда сигнал на линии 24.2 переходит на низкий уровень, элемент ИЛИ 90 переводит сигнал на линии 55 на низкий уровень, когда сдвиговый регистр циклов памяти входит во вторую половину цикла работы (как 6бозначено низким уровнем сигнала RAS на линии 21.1)

При активном сигнале на линии 55 сдвиговый регистр циклов памяти имеет возможность завершить текущий цикл памяти, но ему запрещено начинать новый. Эта схема будет оставаться в таком состоянии до перехода на низ1523058 кий уровень сигнала на линии 31, означающего совместно с низкоуровневым сигналом на линии 24.2, что горизонтальная строка развертки электроннОлучевой трубки начнется со следующего тактового цикла. В этот момент выходной сигнал на линии 97 от элемента ИЛИ 88 переходит на высокий уровень и выход триггера 89 перейдет на высокий уровень со следующим сигналом на линии 41, делая сигнал на линии 55 неактивным. Эта схема будет оставаться в таком состоянии до момента, когда сигнал на линии 24.3 станет высоким, удерживая сигнал на линии 55 в неактивности и сбрасывая триггер 89.

Внутренняя работа тактового генератора 32 (фиг. 6) происходит следующим образом. Сигнал задающего ге.нератора на линии 41 воздействует на триггер 109 и один из входов мультиплексора 108. Триггер 109 делит частоту сигнала задающего генератора на два и представляет этот результат другому входу мультиплексора 108 по линии 123. Сигнал на линии 125 является одиночным битовым выходом программно доступного регистра, который опо- 30 вещает тактовый генератор о том, ка-. кую тактовую частоту надо применять для скорости передачи видео точек.

Выходной сигнал мультиплексора

108 на линии 124 используется в качестве тактового сигнала схемой сдвигового регистра, составленной из регистра ill сдвига и триггера 113.

Этот сдвиговый регистр работает точно так же, как сдвиговый регистр в узле 33 (фиг. 4). Элемент И 110 создает обратную- связь по петле сдвигового регистра. Сдвиговый регистр будет иметь цикл длиной восемь или де- 45 вять тактов по линии 124 в зависимости от состояния сигнала на линии

99. Когда сигнал на линии 99 является логической единицей (избран девятиточечный режим), триггер 113 встав- 0 ляет дополнительный период по линии

124 во время второй половины цикла обратной связи сдвигового регистра, Сигнал на линии 30 является тактовым сигналОм кОтОрый тактирует контрОл лер 2 (фиг„ 1). Сигналы на линиях

129, 130, 131 и 132 (при девятиточечных режимах) все будут похожи на сигналы на линии 30, но будут сдвинуты каждый по фазе на один период тактовых импульсов.

Сигнал на линии 31 применяется контроллером 8 (фиг. 1) и генерируется элементом И-НЕ 112. Сигнал на линии 30 и сигналы на линиях 131 и

132 являются входными для элемента

И-НЕ 112. Тактирование сигнала на линии 31 проиллюстрировано на фиг,7, 8 и 9. Сигнал на линии 48 применяется для извещения узла 35 о том, что есть необходимость в выполнении цикла памяти электроннолучевой трубки.

Сигнал на линии 48 генерируется элементом И-НЕ 115. Выходной сигнал элемента ИЛИ 116 (сигнал на линии 49) служит в качестве разрешения для сигнала на линии 48. Сигнал на линии 48

Г генерируется в том случае, если активен сигнал на линии 49, т.е. если избранной частотой на линии 124 является деленная на два задающая. частота на линии 4 или, если сдвиговые регистры 7 (фиг. 1) запрограммированы на многосдвиговый режим работы, что указывает .лог. "1" на линии 134.

Многосдвиговый режим означает, что нет необходимости стробировать данные блока 3 в регистры 6 (фиг. 1) в каждом цикле сигнала на линии 30. Имеющиеся режимы — фиксирование данных в блоке 3 каждые два или четыре цикла сигнала на линии 30.

Сигналы на линиях 136 и 137 используются в многосдвиговых режимах в качестве вторичных разрешающих сигналов, которые разрешают активизацию сигнала на линии 48 на каждые два или четыре цикла на линии 30. Элемент

2И-ИЛИ генерирует сигнал на линии

133, который является окончательным выходным сигналом элемента И-НЕ 115.

Сигнал на линии 133 генерируется один раз для каждого цикла на линии

30 в одной из двух позиций сигнала на линии 124. Позиция зависит от того, равна ли частота на линии 124 частоте сигнала на линии 41 или деленной на два частоте сигнала на линии 41. Сигнал на линии 125 избирает какой элемент И элемента 2И-ИЛИ 114 будет ответственен за коммутацию позиции сигнала на линии 124.

При режимах, когда сигнал на линии

124 имеет одинаковую частоту с сигналом на линии 41, сигналом на линии

133 является логическое И сигналов на линиях 30 и 129. При режимах, ког13

l4

1523058 да частота сигнала на линии 124 равна половине частоты сигнала на линии

41, сигналом на линии 133 является логическое И сигналов на линиях 130 и 131.

Цель изменения позиции сигнала на линии 133 и, следовательно, сигнала на лйнии 48 между высокой и низкой .скоростями пересылки точек, размес1 тить допущенные арбитром циклы памяти электроннолучевой трубки таким образом, чтобы центральный процессор 1 имел два или более циклов памяти между каждой последовательной парой цик- 15 лов электроннолучевой трубки. Это предотвращает группировку циклов электроннолучевой трубки и слишком длительное ожидание центральным процессором 1 в любой момент времени доступного цикла памяти.

Сигнал на линии 29 управляет загрузочными и сдвиговыми операциями сдвиговых регистров 7 (фиг. 1). Сигнал на линии 29 формируется элемен- 25 том И-НЕ 122 и использует сигнал на линии 31 в качестве одного из своих входов. Другими двумя входами являются сигналы на линиях 136 и 137, которые служат разрешающими сигналами, позволяющими сигналам на линии

29 появляться на линии 31 один раз через каждый один, два или четыре цикла сигнала на линии 30. Сигналы на линиях 136 и 137 генерируются триггерами 120 и 121, которые выпол1 ены в виде двухбитового импульсного счетчика, тактируемого сигналом по линии 130. Сигнал по линии 130 выбран .в качестве тактового, чтобы предоставить время на стабилизацию выходов триггеров перед изменением сигнала на линии 31. Элементы ИЛИ 117, И 118, 119 используются для управления ра ботой триггеров 120, 121. Когда сигнал на линии 24.1 находится на низком уровне, триггеры 120, 121 находятся в сброшенном состоянии и сигнал на линии 29 идентичен сигналу на линии

31. Сигнал на линии 24.1 генерируется контроллером 2 (фиг, 1) и синхронизи50 руется двухбитовым счетчиком на начало строки горизонтальной развертки на дисплее. Сигнал на линии 24,1 ана» логичен сигналу на линии 24,3. Когда сигнал на линии 24.1 находится на вы- 55 соком уровне, сигнал на линии 127 и сигнал на линии 128 управляют триггерами 120 и 121, Сигнал на линии

127 и сигнал на линии 128 являются однобитовыми выходами программно доступного регистра. Если сигнал на линии 127 является лог."1",то триггер

120 получает возможность переключиться по сигналу на линии 130, заставляя сигнал на линии 29 появляться один раз на каждые два сигнала на линии

30. Если сигнал на линии 128 является лог. "0", тогда оба триггера 120 и 121 имеют возможность перебрасываться, заставляя сигнал на линии 29 появляться один раз на каждые четыре цикла сигнала на линии 30. Остальная часть блока синхронизации и управления работает следующим образом.(см. фиг. 3).

Сигнал на линии 22 формирует элемент И-HE 59 из сигналов на линйях

42 и 72, Сигнал на линии 42 управляет формой и TcLKTHpoBGHHBM сигнала на линии 22, в то время как сигнал на линии 301 является разрешающим сигналом, который извлекается из сигнала на линии 53, задержанный на три периода тактовых импульсов на линии 41.

Аналогичным образом сигнал на линии

23 генерируется элементом И-НЕ 60, входными сигналами для которого являются сигналы на линиях 42 и 72, а также сигнал на линии 17 и сигнал на линии 75. Сигнал на линии 17 является управляющим сигналом от центрального процессора 1, который означает, что процессор 1 желает считывать данные из блока 3. Сигнал на линии 75 является выходным сигналом триггера 63 и указывает, что текущий цикл блока 3 фактически используется центральным процессором 1, Сигнал на линии 20, управляющий мультиплексором

4, генерируется элементом И-НЕ 70, Если текущий цикл памяти выделен для центрального процессора 1 (высокий уровень сигнала на линии. 53) и если процессор 1 фактически использует этот цикл (сигнал высокого уровня на линии 74), то сигнал на линии 20 переходит на низкий уровень, коммутируя адресный вход мультиплексора 4, Сигнал на линии 21.3 является управляющим сигналом для блока 3, указывающий на операцию записи, Сигнал на линии 21.3 генерируется элементом

И 64, который в качестве входных имеет сигналы на линиях 75, 18 и 72, каждый из которых является разрешающим сигналом, и сигнал на линии 71, 15

l6

1523058 который управляет формой и тактированием сигнала на линии 21.3. Сигналы на линиях 72 и 75 описаны выше, в то время как сигнал на линии 18 является управляющим сигналом от процессора

I означающим, что процессор 1 желает записать данные в блок 3, Сигнал на линии 71 является логическим ИЛИ сигнала на линии >2 и со стороны блока

3 становится активным по сигналу на линии 21.1 и неактивным за один такт сигнала на линии 41 до перехода в неактивность сигнала на линии 21.2. Такое тактирование сигнала на линии .21.3 удовлетворяет спецификацию на опережающий цикл записи блока 3.

Сигнал на линии 19 генерируется элементом И-HE 68 следующим образом, В неактивном состоянии, когда сигналы на линиях 17 и 18 неактивны (вы.сокого уровня), элемент И-НЕ 69 переводит сигнал на линии 77 на низкий уровень, сбрасывая триггеры бб и 67 и удерживая сигнал на линии 19 активным (на высоком уровне). Когда процессор 1 запрашивает цикл блока 3 активизацией сигнала на линии 17 или сигнала на линии 18, сигнал на линии

77 переходит на высокий уровень и сиг-30 нал на линии 19 становится неактивным низкого уровня) . Центральный процессор 1 сохраняет текущие состояния сигнала на линии 17 и сигнала на линии 18 до тех пор, пока сигнал 1 на линии 19, 35 примет высокий уровень, Состояние лог "1" сигнала 77 заносится в триггер 62 сигналом по линии 73, который является результатом операции И над сигналами на пиниях 53 и 43 на элемен-4 те И 61. Сигнал на линии 73 является тактом, который появляется, когда следующий цикл блока 3 доступен для процессора 1. Выходной сигнал триггера

62 является информацией для триггера

63, Задний фронт сигнала на линии

21.2 означает конец текущего цикла блока 3 и используется для стробирования этой информации в триггер 63, формируя сигнал на линии 75, который, когда имеет высокий уровень, означает, что процессор 1 использует новый текущий цикл блока 3, Элемент И-HE

65 использует сигналы на линиях 75 и 72 для разрешения сигнала на линии

21.1 в качестве такта триггера 66.

Задний фронт сигнала на линии 21.1 фиксирует лог„ "1" в триггере 66, Сигнал на линии 78 принимает низкий уровень, сбрасывая триггер 62, и сигнал на линии 79 переходит на высокий уровень. Задний фронт сигнала

21.2 тактирует высокое состояние сигнала на линии 79 в триггер 67, переводя сигнал на линии 80 на низкийуровень, оповещая процессор 1, что цикл блока 3 завершен. Задний фронт сигнала на линии 21.2 также переносит низкое состояние выхода триггера 62 в триггер 63, чем переводит сигнал на линии 75 на низкий уровень. Эта схема будет оставаться в этом состоянии до тех пор, пока сигнал на линии 17 или сигнал на линии 18 не станут высокого уровня. В этот момент элемент И-НЕ 69 переведет сигнал на линии ?7 вновь на низкий уровень, сбросив триггеры 66 и 67 и удерживая сигнал .на линии 19 высоким через элемент И-НЕ 68. Эта схема будет оставаться в этом состоянии, пока Ilp0цессор 1 вновь не активизирует сигнал на линии 17 или сигнал на линии 18, Таким образом, арбитр 5 следит за состоянием. дисплея и, когда установлено, что дисплей не будет активным, центральному процессору 1 предоставляется возможность иметь цикл или циклы обмена с блоком 3 видеопамяти.

Формула изобретения

1. Устройство доступа к видеопамяти, содержащее центральный процессор, контроллер дисплея, блок видеопамяти, мультиплексор адреса, арбитр доступа, блок вывода данных и блок ввода-вывода данных, первый информационный входвыход которого соединен с информационным входом-выходом центрального процессора, информационный вход-выход блока видеопамяти соединен с вторым информационным входом-выходом блока ввода-вывода данных и с информационным входом блока вывода данных, выход которого является видеовыходом устройства, адресный вход блока видеопамяти соединен с выходом мультиплексора адреса первый и второй информационные входы которого соединены с выходами адреса центрального процессора и контроллера дисплея, управляющие входы мультиплексора. адреса, блока видеопамяти, блока вывода данных и блока ввода-вывода данных соединены с соответствующими выходами арбитра доступа, входы и выходы которого соединены!

1523058 с соответствующими выходами и входами управления центрального процессора и контроллера дисплея, о т л и ч а ю— щ е е с я тем, что, с целью повышения производительности устройства, арбитр доступа содержит блок синхронизации и управления, входы синхрони— зации и выходы которого являются,соответствующими входами и выходами арбит- О ра доступа, входы задания режима которого являются входами задания режима обмена устройства и соединены с соответствующими входами блока синхронизации и управления, арбитр времени активного экрана и арбитр. времени активного-неактивного экрана, входы которых соединены с соответствующими выходами блока синхронизации и управления и входами признаков режима арбитра доступа, выход арбитра времени активного экрана соединен с соответствующим входом арбитра време ни активного-неактивного экрана, выход которого соединен с входом призна25 ка доступа блока синхронизации и уп равления.

2, Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что арбитр времени активного экрана содержит узлы синхронного и асинхронного распределения доступа и мультиплексор, выход которого является выходом арбитра времени активного экрана, а первый и второй информационные входы соединены с выходами узлов синхронного и асинхронного распределения доступа, входы коррекции и тактирования фазы, вход синхронизации и выход коррекции узла синхронного распределения доступа и входы захвата и сброса узла асинхронного распределения доступа соединены с соответствующими входами и выходами блока синхронизации и управления и входом арбитра доступа.

3. Устройство по и. 1, о т л и— ч а ю щ е е с я тем, что арбитр времени активного-неактивного экрана содержит первый элемент И, входы которого являются входами признаков активного экрана устройства, элемент ИЛИ, первый и второй входы которого соединены с выходами первого элемента И и входом признака регенерации устройства соответственно, второй элемент И, первый и второй входы которого соединены с выходом элемента ИЛИ и с выходом арбитра времени активного экрана соответственно, триггер, информационный вход и вход синхронизации которого соединены с выходом второго элемента И и выходом такта распределения блока синхронизации и управления соответственно, выход триггера является выходом арбитра времени активного-неактивного экрана.

4. Устройство по пп. 1 и 2, о т— л и ч а ю щ е е с я тем, что узел синхронного распределения доступа содержит счетчик, счетный вход которого является входом синхронизации узла, первый элемент И-НЕ, первый— прямой, второй — инверсный и третий— прямой входы которого соединены. с выходами с первого по третий разрядов счетчика соответственно, а выход является выходом узла, триггер, информационный вход и вход синхронизации которого являются входами коррекции и тактирования фазы узла, а выход соединен с входом начальной установки счетчика, второй элемент И-НЕ, первый — инверсный, второй и третий— прямые входы которого соединены с выходами с первого по третий разрядов счетчика соответственно, а выход является выходом коррекции узла, 5. Устройство по пп. 1 и 3, о т— л и ч а ю щ е е с я тем, что узел асинхронного распределения доступа выполнен в виде триггера, входы установки и сброса и выход которого являются входами захвата и сброса и выходом узла соответственно, 1523058

gf.

l523058

1523058

1523058

41

ЗР ,71

743

55 .фф

Ю

711

OZ

22

У/2

ЗФ. 2

ЗУ

ГУ фЯ

10.У

УЮ

1Р7 ф,ф

Ю

53

7У

zz

17

18

l3

24. 2

ЗР

2У фЯ

1РУ

1РЮ

117

М м

Ы

53

7У

22

z3

17

18

1У

213

Фс/Г 11

1523058

Редактор А. Долинич

Заказ 6985/59 Тираж 668 Подпис но е

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

М.2

2Ф. t

Ю

Яф. j

ЗР Я

4Ю

zz .Ы

58

ХУ

7З

g8

Ю

1Ó

ЯУ

Л.З

М,Z

ЯКУ

ФУ

34.3

ЯР

УУ

48

zz

92

УЮ

53

7,У

2Ð

17

М

Ю д

У(5

Составитель А. Ушаков

Техред Л. Сердюкова Корректор 0. Ципле