Компаратор напряжений

 

Изобретение относится к импульсной технике и может быть использовано в радиоизмерительной аппаратуре, в аналого-цифровых преобразователях. Целью изобретения является повышение быстродействия. Цель изобретения достигается тем, что в компараторе, содержащем последовательно соединенные ограничитель 1 входного разностного сигнала, первый и второй дифференциальные каскады 2,4, блок 3 сдвига уровня и триггера-защелки 5, в ограничитель 1 входного разностного сигнала введены пятый, шестой, седьмой, восьмой и девятый транзисторы 14 - 17, третий источник 19 тока и конденсатор 20, что позволило значительно увеличить режимные токи во время формирования фронта сигнала при малых статических значениях этих токов и тем самым уменьшить время восстановления, обеспечивающее повышение быстродействия. Кроме того, ограничитель 1 входного сигнала содержит первый, второй, третий и четвертый транзисторы 6 - 9, два источника 10,11 тока и две шины 21, 22. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМУ СВИ4ЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4415274/24-21 (22) 25.02.88 (46) 30.11.89. Бюп. У 44 (71) Московский инженерно-физический институт (72) И.И. Бочаров, А.А. Лебедев, Н.А. Самотаев и B.Ï. Солдатов (53) 621.374.33(088 ° 8) (56) Кондалев А.И. Системные преобразователи формы информации. К.: Наукова думка, 1974, с. 249. (54) KONIIAPATOP НАПРЯЖЕНИЙ (57) Изобретение относится к импульсной технике н может быть использовано в радиоиэмерительной аппаратуре, в аналого-цифровых преобразователях.

Целью изобретения является повышение быстродействия. Цель изобретения— достигается тем, что в компараторе, содержащем последовательно соединен„.SU„„ I 525891 А 1 (59 4 Н 03 К 5/24 С 05 В 1/О1

2 ные ограничитель 1 входного раэностного сигнала, первый и второй дифференциальные каскады 2, 4, блок 4 сдвига уровня и триггера-защелки 5, в ограничитель 1 входного разностного сигнала введены пятый, шестой, седьмой, восьмой и девятый транзисторы !4-17, третий источник 19 тока и конденсатор 20, что позволило значительно увеличить режимные токи во время формирования фронта сигнала прн малых статических значениях этих токов и тем самым уменьшить время восстановления, обеспечивающее повышение быстродействия. Кроме того, ограничитель 1 входного сигнала содержит первый, второй, третий и четвертый транзисторы 6-9, два источника 10, 11 тока и две шины 21, 22 °

2 ил. !

1525891 нием.

Цель изобретения — повышение быстродействия компаратора за счет уменьшения времени восстановления.

На фиг. 1 представлена структурнопринципиальная схема компаратора напряжений; на фиг. 2 — временные диаграммы, поясняющие работу компаратора °

Компаратор напряжений содержит последовательно включенные ограничитель 1 вхо ного разностного сигнала, первый усилительный дифференциальный каскад 2, блок 3 сдвига уровня, второй усилительный дифференциальный каскад 4 и триггер-защелку 5. Ограничитель 1 входного сигнала содержит первый, второй, третий и четвертый биполярные транзисторы 6-9 одного типа проводимости и два источника

10 и 11 равных токов. Причем геометрические размеры первого и четвертого, второго и третьего транзисторов

6-9 попарно равны, а площади эмиттеров первого и четвертого транзисторов 6 и 9 отличаются от площадей эмиттеров второго и третьего транзисторов 7 и 8. Эмиттеры первого и второго, третьего и четвертого транзисторов 6-9 попарно объединены и подключены симметрично к источникам

10 и 11 тока, а базы первого и третьего, второго и четвертого транзисторов 6-9 попарно объединены и являются входами 12 и 13 компаратора..

При этом в ограничитель 1 вхсдного разностного сигнала, дополнительно введены пятый, шестой, седьмой, восьмой.и девятый транзисторы 14-18, третий источник 19 тока и конденсатор 20, так что типы проводимости пятого и шестого транзисторов 14 и 15 противоположны, а седьмого, восьмого и девятого транзисторов

16-18 соответствуют типам проводимости первых четырех транзисторов. При этом эмиттеры пятого и шестого транзисторов 14 и l5 объединены и подключены к третьему источнику 19 тока и одной из обкладок конденсатора 20, другая обкладка которого соединена с первой шиной 21 питания. Коллекторы пятого и шестого транзисторов 14 и 15 объединены и подключены к базам

30

40

50

Изобретение относится к импульсной технике и может быть использовано в радиоизмерительной аппаратуре, в микросхемах аналого-цифровых пре5 образователей с низковольтным питаседьмого, восьмого и девятого транзисторов 16-18, эмиттеры которых соединены с второй шиной 22 питания противоположной полярности. Причем коллектор седьмого транзистора 16 подключен к базе пятого 14 и эмиттерам первого и второго транзисторов

6 и 7 ° Коллектор восьмого транзистора 17 подключен к базе шестого

15 и эмиттерам третьего 8 и четвертого 9 транзисторов, а коллектор девятого транзистора 18 соединен с его базой.

Устройство работает следующим образом.

При быстрых изменениях входного сигнала, когда быстродействие известного компаратора ограничивается изза малой величины .токов I (которыми перезаряжаются паразитные емкости в схеме), в предлагаемом устройстве дополнительно введенные элементы позволяют добиться значительного увеличения режимных токов во время формирования фронтов сигнала при сохранении малых статических значений этих токов, равных и где I „— ток третьего источника.

Действительно, пусть на вход 12 компаратора подано постоянное U напряжение перегрузки (фиг. 2 а), а на вход 13 компаратора в момент времени to — перепад напряжения амплитудой П . Одновременно с переходом транзисторов 6 и 8 в режим отсечки перепад входного напряжения передается на базы транзисторов 14 и 15, находящихся в активном режиме. Благодаря наличию конденсатора 20, который для быстрых (высокочастотных) составляющих входного сигнала имеет малое сопротивление, суммарный коллекторный ток iù транзисторов 14 и 15 во время формирования фронта может в несколько раз превысить статическое значение (р) = I (1+ — -- — ), UM в С и I,,ðñ где р — оператор Лапласа-Карсона;

С вЂ” величина емкости конденсатора;

СРт- температурный потенциал.

При этом перезаряд параэитных емкостей в процессе перехода транзисторов 7 и 9 в активный режим осуществляется токами источников 10

5 15258 и 11 и коллекторными токами транзисторов 16 и 17. Следовательно, значение задержки ограничителя в предлагаемом устройстве составляет

+ Сп(Нп 1 л)

t О т где U — диапазон линейной работы дифференциального каскада.

91 6 содержит первый, второй, третий и четвертый биполярные транзисторы одного типа проводимости и два источника равных токов, причем геометрические размеры первого и четвертого, второго и третьего транзисторов попарно равны, а площади эмиттеров первого и четвертого транзисторов отличаются от площадей эмиттеров второго и третьего транзисторов, коллекторы всех транзисторов соединены с шиной питания, эмиттеры первого и второго, третьего и четвертого транзисторов попарно объединены и подключены симметрично к источникам тока, а базы первого и третьего, второго и четвертого транзисторов попарно объединены и являются входами .компаратора, отличающийся тем, что, с целью повышения быстродействия, в ограничитель входного раэностного сигнала дополнительно введены пятый, шестой, седьмой, восьмой и девятый транзисторы, третий источник тока и конденсатор, при этом типы проводимости пятого и шестого транзисторов противоположны, а седьмого, восьмого и девятого транзисторов соответствуют типам проводимости первых четырех транзисторов, эмиттеры пятого и шестого транзисторов объединены и подключены к третьему источнику тока и одной из обкладок конденсатора, другая обкладка которого соединена с первой шиной, а коллекторы пятого и шестого транзисторов объединены и подключены к базам седьмого, восьмого и девятого транзисторов, эмиттеры которых соединены с второй шиной питания противоположной полярности, причем коллектор седьмого транзистора подключен к базе пятого и эмиттерам первого и второго транзисторов, коллектор восьмого транзистора подключен к базе шестого и эмиттерам третьего и четвертого транзисторов, а коллектор девятого транзистора соединен с его базой.

+2g

Фор мул а изобретения

Компаратор напряжений, содержащий последовательно включенные ограничитель входного разностного сигнала, первый усилительный дифференциальный 4> каскад, блок сдвига уровня, второй усилительный дифференциальный каскад и триггер- защелку, а ограничитель входного разностного сигнала

Сравнение величин задержек прототипа и предлагаемого устройства при условии )) 1 (это обеспечивается соответствующим выбором параметров схемы) позволяет сделать вывод, что в предлагаемом устройстве возможно достичь большего быстродействия, чем в прототипе благодаря уменьшению вре- 20 мени восстановления.

На фиг. 2б показаны временные диаграммы формирования фронта сигналов на эмиттерах транзисторов в схеме прототипа (сплошная линия) и в предлагаемом устройстве — пунктирная линия. На фиг. 2 в показаны временные диаграммы изменения эмиттерных токов транзисторов 6 и 8 (кривая 1) и

7 и 9 (кривая 2 и 3) для прототипа и предлагаемой схемы. На фиг ° 2 г

30 показана временная диаграмма изменения коллекторных токов транзисторов

16 и 17. На фиг. 2 д показаны временные диаграммы разностного сигнала выхода схемы ограничителя, используемой в прототипе, и в предлагаемом устройстве (соответственно сплошная и пунктирная линии).

1525891

М3

0 П д бЭ

0 m г

0 д, д

Составитель Н.Маркин

Редактор И. Касарда Техред П,Олийнык Корректор С. Черни

Заказ 7242/54 Тираж 884 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101