Процессор обработки изображений

 

Изобретение относится к автоматике, вычислительной и информационно-измерительной технике и может быть использовано в системах цифровой обработки изображений. Целью изобретения является расширение функциональных возможностей за счет обеспечения параллельного обмена данными между блоком памяти изображений и процессорными элементами, между самими процессорными элементами, что увеличивает эффективность вычислений для широкого класса алгоритмов, и за счет выполнения в каждом процессорном элементе арифметических операций по модулям 2<SP POS="POST">11</SP> -1, 2<SP POS="POST">13</SP> -1, 2<SP POS="POST">17</SP> - 1, 2<SP POS="POST">19</SP> -1. В процессоре осуществляется параллельный обмен данными между четырьмя процессорными элементами и блоком памяти изображений, между процессорными элементами благодаря введению блока обмена, и функционального запоминающего устройства, причем процессор обработки изображений работает под управлением ЭВМ. Устройство предназначено для работы с системой "Спектр-ДК". 2 з.п. ф-лы, 3 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (!9) (И) 4 А1 ((1 4 G 06 F 15/66

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ fHHT СССР (21) 4450480/24-24 (22) 24,05.88 (46) 30. 12.89, Бюл. ¹ 48 (72) Л.В.Вариченко, В.В,Вишневский, И.Я.Дедишин, О.Н.Лапшинов, P.Á.Ïîпович, М.А.Раков, Г.С,Сварчевский, Ю.А.Томик, И.С.Тывонюк и А.А.Яковлев (53) 681.325 (088.8) (56) Вариченко Л.В., Лабунец В.Г., Раков N.À. Абстрактные алгебраические системы и цифровая обработка сигналов. — Киев: Наукова думка, 1986.

Патент ЕПВ № 0118053, кл. G 06 Р 15/20, 1984.

Патент ЕПВ № 0150060, кл. G 06 F 15/66, 1985. (54) ПРОЦЕССОР ОБРАБОТКИ ИЗОБРАЖЕНИЙ (57) Изобретение относится к автоматике, вычислительной и информационноизмерительной технике и может быть использовано в системах цифровой обработки изображений. Целью изобретеИзобретение относится к автоматике, вычислительной и информационноизмерительной технике и может быть использовано в системах цифровой обработки иэображений.

Цель изобретения — расширение функциональных возможностей за счет обеспечения параллельного обмена данными между памятью изображений и процессорными элементами, между самими процессорными элементами, что увеличивает эффективность вычислений для широкого класса алгоритмов, и обеспечения выполнения в каждом

2 ния является расширение функциональ-, ных возможностей эа счет обеспечения параллельного обмена данными между блокбм памяти иэображений и процессорными элементами, между самими процессорными элементами, что увеличивает эффективность вычислений для широкого класса алгоритмов, и sa счет выполнения в каждом процессорном элементе арифметических операций по модулям 2 " -1, 2 -1, 2 -1, 2 -1, 11 3Ъ I T 19

В процессоре осуществляется параллельный обмен данными между четырьмя процессорными элементами и блоком памяти изображений, между самими процессорными элементами благодаря введению блока обмена, функционального запоминающего устройства, причем процессор обработки изображений работает под управлением ЭВМ. Устройство предназначено для работы с системой "Спектр-ДК". 2 з.п.ф-лы, 3 ил. процесLîðíîì элементе арифметических операций по модулям 2 -1, 2 -1, н

2" -1, 2" -1.

На фиг. 1 изображена структурная схема процессора обработки изображений; на фиг. 2 — структурная схема процессорного элемента; на фиг. 3— структурная схема блока ах +Ь.

Процес«ор обработки изображений (фиг. 1) содержит первый процессорный элемент (ПЭ 1) 1, второй процессорный элемент (ПЭ 2)2, третий процессорный элемент (ПЭ 3) 3, четвер тый процессорный. элемент (ПЭ 4) 4, 3 153?949

4 блок 5 коммутации, блок 6 обмена, блок 7 памяти изображений, функциональное запоминающее 8 устройство, блок 9 управления, группу входов 10 данных, группу входов 11 адреса, группу входов 12 управления и группу выходов 13 данных. Процессорный элемент содержит блок 14 вычисления ах + Ь, первый элемент И 15, второй элемент И 16, входной 17 регистр, выходной 18 регистр, буферный 19 блок, арифметико-логическое устройство 0, группу входов 21 управления, вход 22 маскирования, первую группу ходов 23 данных, группу выходов 24 условий, группу выходов 25 данных и вторую группу входов 26 данных. Блок ах + Ь содержит группу 27 элементов

И, блок 28 умножения, группу 29 элементов НЕ, коммутатор 30, элемент

И-ИЛИ 31, вторую группу 32 элементов

И, арифметико-логический 33 блок, элемент ИЛИ 34, элемент И 35, регистр 36, группу входов 37 данных, вход 38 маскирования, группу входов

39 управления и группу выходов 40 данных.

I . Процессор обработки иэображений работает следующим образом.

От интерфейса (И-41) (фиг,1) по .группе входов 10 данных под управ,лением группы входов 11 адреса и .группы входов 12 управления в па мять программ блока 9 заносится из управляющей ЭВМ программа работы процессора обработки иэображений.

Далее Передачей числа по интерфейсу И-41 в блок 9 производится запуск программы. Программа состоит из 128-би1овых микрокоманд, поля которых управляют работой ПЭ 1 — 4 (все четыре процессорных элемента управляются одними и теми же полями) блока 6 обмена, блока 7 памяти изображений, устройством 8.

Регистр маски, находящийся в блоке 9, задает возможные варианты работы процессора обработки изображений. В зависимости от значения пятого бита регистра маски возможны два режима работы. Если значение пятого бита равно нулю, то могут работать все четыре процессорных элемента каж дый o cвоей частью блока памяти 7 изображений или устройства 8, При этом можно замаскировать (запретить по записи данных) работу любых из четырех ПЭ и соответствующих частей блока 7 памяти иэображений. Работа частей устройства 8 не маскируется.

Маскирование задается значениями первых четырех бит (биты А, В, С, Р) регистра маски. Когда i-é, i = 1,2,3, 4, бит маскирования равен единице, то работа соответствующего 1-го ПЭ

10 и части памяти изображений разрешена, в противном случае равенства бита нулю работа маскируется. В данном режиме работы на втором, третьем и четвертом входах-выходах данных блока 5 коммутации — третье состояние. В зависимости от сигналов управления блока 9 управления блок 5 коммутации пропускает данные от первого процессорного 1 элемента к первой части блока. 7 памяти изображений или в обратном направлении.

В зависимости от первых четырех бит регистра маски может маскироваться также запись из процессорного эле25 мента в блок обмена.

Если значение пятого бита регистра маски равно единице, то работает только ПЗ 1 и все четыре части блока памяти изображений. Работа устройства 8 в этом режиме запрещается. 3апись во второй, третий и четвертый

ПЗ в этом режиме постоянно маскируется. Запись данных в блок 6 обмена производится только из первого процессорного элемента 1, т.е. блок 6 обмена используется в этом режиме как дополнительный регистр, В случае чтения из памяти изображений в зависимости от значения младших двух бит адреса чтения блок 5 коммутации

40 пропускает на ПЗ 1 данные от соответствующей части памяти изображений.

В случае записи в блок памяти 7 изображений блок 5 коммутации передает данные от ПЭ 1 на все четыре части памяти изображений. Однако в зависимости от значения младших двух бит адреса записи запись происходит только в одну часть. Запись в остальные части маскируется. Таким образом, в данном режиме работы первый ПЭ работает со всеми четырьмя частями памяти изображений.

Первый ПЭ передает на блок 9 управления биты условий, которые влияют на последовательность выполнения микрокоманд в программе. ! В блоке управления содержатся ре- гистры, которые задают. адресацию для

Ъ

1 блока 7 памяти иэображений или устройтсва 8, команду на устройство 8, модуль, по которому производятся вычисления во всех четырех ПЭ, маскирование работы ПЭ и частей памяти.

Эти регистры получают данные от первого ПЭ. Первый ПЭ может получать данные от регистров, задающих адресацию точки в пределах страницы.

Группа выходов 13 данных может использоваться для передачи данных от процессора обработки изображений во. внешние устройства.

В режиме работы четырех ПЭ возможно параллельное считывание четырех точек изображения из блока .7 памяти изображений, их обработка с помощью ПЭ 1 — 4. Промежуточные результаты могут записываться в устройство

8, а также для этого может использоваться блок 7 памяти изображений.

Функциональное запоминающее 8 устройство позволяет параллельное считывание не только по строкам, но и.парал1 лельно четырех точек по столбцам. В результате возможна эффективная раздельная обработка изображений (сначала по строкам, потом по столбцам), которая характерна для многих алгоритмов. Наличие в ПЭ двух нидов арифметики (обычная арифметика, арифметика конечных колец вычетов по мо(t 1Ь дулям М = 2 -1 N = 2 -1; M=

17 ш ь

2 -1; M = 2 -1) позволяет реализацию как обычных алгоритмов цифровой обработки изображений, так и алгоритмов над конечными кольцами, что в ряде случаев дает выигрыш в вычислительных затратах.

Первый 1, второй 2, третий 3 и четвертый 4 ПЭ работают следующим образом.

На вход 22 i-го ПЭ (i = 1, 2, 3, 4) поступает соответствующий бит (А, В, С или D) маскирования. Ксли значение этого бита равно нулю, то запрещается запись данных в регистры арифметико-логического 20 устройства, блока 14 ах + Ь входной 17 и выходной 18 регистры. В случае равенства бита единице запись данных разрешена, т.е. работа ПЭ не маскируется.

После начала такта работы процессора обработки изображений с пятого управляющего выхода блока управления на группу входов 21 управления

ПЗ поступают биты микрокоманды. Эти

32949 о биты задают действия, выполняемые блоком 14 ах + Ь, входным 17 и ныходным 18 регистрами, буферным 19 блоком и устройством 20. Биты микрокоманды задают также выбор операнда (источника данных) по первому и второму входам данных устройства

20 и выбор приемника данных, куда заносится результат с группы выходов 25 данных.

На первый вход данных устройства

20 поступает операнд с выхода вход ного 17 регистра или с первого выi хода данных буферного 19 блока. На второй вход данных устройства 20 поступает операнд с второго выхода данных буферного 19 блока или с группы входа 26, куда они поступают с

2(} блока 6 обмена. Для первого ПЭ операнд на второй вход данных может поступать также с выхода данных блока управления. Буферный 19 блок получает данные от блока 14 ах +Ь или от

25 блока 9 через группу входов 21 управления.

Арифметико-логическое устройство выполняет над двумя операндами действие, задаваемое соответствующими битами на группе входов 21 управления. Результат действия заносится во внутренние регистры устройства

20 в выходной 18 регистр, в блок 14 ах + Ь или в блок 6 обмена. Для пер35 ного ПЭ результат действия арифметико-логического устройства может заноситься от группы выходов 25 данных в блок управления. Этот же ПЭ выдает биты условий на группу выходов 24 для блока 9 управления.

Арифметико-логическое устройство и блок ах + Ь не выполняют действий в случаях обмена ПЭ данными с блоком памяти изображений или устройст45 вом 8. Обмен прроисходит через группу входов 23 данных. При чтении из памяти на первом входе элемента И 15 выставляется единица и данные на первой группе входов 23 данных заносятся во входной 17 регистр ° На входах Е регистров 17 и 18.в этом случае нули и их .выходы находятся в третьем состоянии. На втором входе элемента И 16 нулевые значения. т.е.

55 запись данных в регистр 18 не происходит. В регистре 17 8-разрядные данные от группы входов 23 дополняются со стороны старших разрядов до 20разрядных.

1532949

При записи в память на входе E егистра 17 и на первом входе элеента И 15 — нулевые значения, т.е. о входной регистр не заносятся дан«ные и на его выходе третье состояние. ! а входе Е регистра 18 имеется единиа, а на втором входе элемента И 16—

« оль. Это означает, что запись в ре«",истр 18 не происходит, а данные с 10 го выхода поступают на группу вхоов 23 (на память).

Блок ах + Ь работает следующим браэом.

На группу входов 37 данных (фиг.3) 15

О-разрядные данные поступают с ныода арифметико-логического устройтва. При условии наличия единичноо уровня на первом или втором вхое группы входов 39 управления (39 20 ли 39 ) 8 младших разрядон заносятся н регистр операнда Х (операнда У} блока 28 умножения. При записи опе анда Х дальнейшие действия в блоке ах +Ь в данном такте работы процессо- 25 ра не производятся.

При записи операнда У производится его умножение на ранее записанный операнд Х в блоке 28 умножения. Получаемое 16-разрядное произведение 30 дополняется н старших разрядах нулевыми значениями. Вход 391 эадает— является ли умножение умножением чисел со знаком или без знака.

Получаемое таким образом в блоке

1 ,умножения 20-разрядное слово посту,пает на вход коммутатора 30. На этот ,же коммутатор поступают 20-битовые данные с входа 37 блока ах + Ь.

Вход 39, определяет какое из этих 40 двух чисел подается на вход нторого слагаемого арифметико-логического

33 блока. На вход первого слагаемого этого блока поступает число с выхода. У1 регистра 36, записанное в него в одном из предыдущих тактов работы процессора.

Входы 39з и 39, задают действие, выполняемое арифметико-логическим 33 блоком. При равенстве входа

39 нулю блок 33 пропускает на ныэ ход число с входа В второго слагаемого. В этом случае блок ах + Ь производит только умножение двух чисел без сложения.

Когда вход 39з равен единице, н зависимости от значения входа 39«о производится сложение 39«„1 равен 1 ) или вычитание (39 „) равен О). В первом случае блок выполняет действие Ь + ах, а но втором действие

Ь вЂ” ах.

Входы 394, 39, 39, 39. задают модуль, по которому выполняется сложение в блоке 33. Если все эти биты равны нулю, то выполняются обычное сложение, так как на вход С переноса схемы 33 поступает ноль с выхода элемента 31 и группа 32 элементов И, получающая биты с выхода суммы блока

33, пропускает их без изменений.

Если один из входов 39«, 39, 39, 39 равен единице, а три другие

7 равны нулю, то производится сложение

<1 по соответствую«цему модулю 2 -1, 2 -1, 2 -1 или 2 -1. Например, З <7 «9 при 39 =1, 39 =39ь=39„ =0 производится сложение по модулю, равному 2 -1.

При этом предполагается, что на входы арифметико-логического 33 блока поступают слагаемые, не превышающие величины выбранного модуля, т.е. в данком случае только первые одиннадцать разрядов их могут быть отличны от нуля (это фактически имеет место при обработке иэображений в кольце по модулю 2 " -1). При сложении таких чисел может получиться 12-разрядное число, причем 12-й разряд имеет вес, равный единице по модулю 2 -1. Пои этому 12-й разряд необходимо приба- . вить к первому разряду полученной суммы. Для этого используется элемент И-ИЛИ 31. Вход 39!. равный единице пропускает на выход элемента 31 значение 12-го бита и оно поступает на вход переноса с блока 33. Полученная после прибавления переноса сумма пердается на вход D регистра 36. При этом первый элемент группы элемектов

32 И устанавливает в ноль значение

12-го разряда. Сложение по другим модулям производится аналогично с участием соответственно 14-го, 18-го и 20-ro разрядов вместо 12-го разряда, Полученный результат заносится в регистр 36 по тактовому импульсу на входе 39, при условии, что 38 и 39 единица.

Выдача данных на вход Y регистра

36 с третьим состоянием происходит при наличии высокого уровня сигнала. на входах 39„или 39, Вход 38 при равенстве его нулю маскирует запись данных в регистры операндов Х, «блока 28 умножения ив регистр 35.

9 15

Формула изобретения

1. Процессор обработки изображений, содержащий четыре процессорных элемента, память изображений и блок управления, причем входы внешних данных, адреса и управления блока управления являются соответственно входами внешних данных, адреса и управления устройства, первый управляющий выход блока управления соединен с первым входом управления памяти изображений, второй управляющий выход блока управления соединен с входами управления всех четырех процессорных элементов, отличающийся тем, что, с целью расширения функциональных возможностей за счет обеспечения параллельного обмена данными между памятью изображений и процессорными элементами, между самими процессорными элементами, что увеличивает эффективность вычислений для широкого класса алгоритомов, и обеспечения выполнения в каждом процессорном элементе арифметических операций по модулям 2 -1, 2 -1, 2 -1, 1З 17

2 -1, введены в блок коммутации, Я блок обмена и функциональное запоминающее устройство, причем третий управляющий выход блока управления соединен с входом задания функции функционального запоминающего устройства, первый управляющий выход блока управления соединен с входом управления функционального запоминающего устройства, четвертый управляющий выход блока управления соединен с входом маскирования блока памяти иэображений, пятый управляющий выход блока управления соединен с входом управления блока коммутации, первый, второй, третий и четвертый выходы маскирования блока управления соеди-. нены с входами маскирования соответственно первого, второго, третьего и четвертого процессорных элементов и с соответствующими входами маскирования блока обмена, выход данных блока управления соединен с первымвходом данных первого процессорного элемента и первым выходом данных блока обмена, вход условия блока управления соединен с выходом условия первого процессорного элемента, вход данных блока управления соединен с выходом данных первого процессорного элемента и первым входом данных

32949 10

55 блока обмена, второй вход данных первого процессорного элемента соединен с первым входом-выходом данных блока коммутации, первые входы данных второго, третьего и четвертого процессорных элементов соединены соответственно с вторым, третьим и четвертым входами-выходами блока коммутации, а также с соответствующими вторым, третьим и четвертым входами-выходами блока памяти изображений и с соответствующимй вторым, третьим и четверым входами-выходами функционального запоминающего устройства, пятый вход"выход блока коммутации соединен с первым входом-вы- ходом памяти изображений и с первым входом-выходом функционального запоминающего устройства, выходы данных второго, третьего и четвертого процессорных элементов соединены соответственно с вторым, третьим и четвертым входами данных блока обмена, второй, третий и четвертый выходы данных которого соединены с вторыми входами данных соответственно второго, третьего и четвертого процессорных элементов, шестой управляющий выход блока управления соединен с входом управления блока обмена, пятый выход данных которого является выходом данных устройства.

2. Процессор по п.t о т л и ч аю шийся тем, что процессорный элемент содержит блок вычисления ах + Ь, первый и второй элементы

И, входной и выходной регистры, буферный блок и арифметикб-логическое устройство, причем группа входов управления процессорного элемента соединена с входами управления блока вычисления ах +Ь, буферного блока, арифметико-логического устрой ства, входами: разрешения входного и выходного регистров, первым входом первого элемента И и вторым входом второго элемента И, вход маскирования соединен с входами маскирования блока вычисления ах +Ь, арифметикологического устройства,.вторым входом первого элемента И и первым входом второго элемента И, первая группа входов данных процессорного элемента соединена с входом данных входного регистра и с выходом данных выходного регистра, вторая группа вхо-, дов данных процессорного элемента, соединена с вторым выходом данных

1532949

12 буферного блока и с вторым входом ческого блока, одиннадцатыи и двенадд а««ных арифметико-логического уст- цатый разряды — соответственно с перройства выход данных которого сое- вым и вторым входом элемента ИЛИ, t динен с входами данных выходного ре- тринадцатый Разряд — с первым входом гистра группа входов данных блока

5 трехвходового элемента И, вход м

И масФ вычисления ax +b и является группой кирования соединен с первым входом вь одов данных процессорного элемен- второго и вторым входом первого т, выход данных блока вычисления элементов первой группы элементов а + Ь соединен с входом данных бу- 10 И и с вторым входом трехвходового ф рного блока, выход второго элемен- элемента И, выходы первого и второт И соединен с тактовым входом вы- ro элементов первой группы элементов х диого регистра, выход первого эле- И соединены соответственно с первым м нта И соединен с тактовым входом и вторым тактовыми входами блока умв одного регистра, выход данных ко- 15 ножения, выход данных которого соет «рого соединен с первым выходом динен с вторым входом коммутатора, д нных буферного блока и первым вхо- выход которого соединен с вторым д м данных арифметико-логического входом данных арифметико-логического у тройства, выход условия которого блока, первык вход данных которого я ляется выходом условия процессор- 20 соединен с первым выходом данных

««bro элемента. регистра, выход элемента И-ИЛИ сое-! динен с входом переноса арифметико3. Процессор по пп. 1 и 2, о т— логической схемы с первого по одинл,и ч а ю шийся тем, что олок надцатый, а также тринадцатый, шеств1,«числения ах + Ь процессорного MIe 25 надцатый, семнадцатый и девятнадцамента содержит первую группу элемен- тый разряды вЫхода которого соединетов И, блок умножения, Группу элемен ны с соответствующими разрядами вхоов НЕ, коммутатор, элемент И-ИЛИ да данных регистра,, двенадцатый разторую группу элементов И, арифметико ряд — с первым входом элемента И-ИЛИ огический блок, элемент ИЛИ, элемент 30 и с первым входом первого элемента регистр, причем группа входо дан второй группы элементов И, четырнад«ых блока вычисления ах +Ь соединена цатый разряд — с третьим входом элевходами первого и второго сомножи мента И-ИЛИ и с первым входом второ1 еля блока умножения и с первь«м ахо- го блока элемента второй группы эле«!«ом коммутатора, первый разряд Груп- ментов И, восемнадцатый разряд — с

1«ы входов управления блока вычисле35 пятым входом элемента И-ИЛИ и с церния ах +b соединен с первым входом вым входом третьего элемента второй

hepsoro элемента первой группы эле- группы элементов И, двадцатый разряд««ентов И, второй разряд — с вторым с седьмым входом элемента И-ИЛИ и с ходом второго элемента И этой же первым входом четвертого элемента

40 группы и с третьим входом трехвходо второй группы элементов И, выходы вого элемента И, третий разряд — с первого,, второго, третьего и четвервходом задания режима блока Умноже- того элементов НЕ соединены с вторы««ия, четвертый Разряд — c 13TopbtM «3хо ми входами соответствующих элементов дом элемента И- « Â>ohio«ep««o второй группы элементов И, выход

Го элемента группы элементов НЕ. первого элемента второй группы элеПятый разряд — с четвертым входом эле ментов H соединен с двенадцатым разМента И-ИЛИ и с входом второго а««е рядом входа данных регистра, выход мента группы элементов НЕ, шестой Раз второго элемента - с четырнадцатым ряд — с шестым входом элемента И-ИЛИ разрядом, выход третьего элемента .— и с входом третьего элемента группь« с восемнадцатым разрядом, выход чет50 элементов НЕ, седьмой разряд — с Bocb вертого элемента — с двадцатым размым входом элемента И-ИЛИ и с вхо рядом, выходы элемента ИЛИ и элемендом четвертого элемента группь« элемен" та И соединены соответственно с вхотов НЕ, восьмой разряд -с входом выбор дом разрешения и тактовым входом коммутатора, девятый и десятый разряды 55 регистра, второй выход данных которосоответственно с первым и вторым вхо- го является группой выходов данных дами задания действия арифметико-лог- блока вычисления ах+Ь

1532949

1532949

Составитель Е.Чепин

Редактор М.Недолуженко Техред Л.0лийнык Корректор Э.Лончакова

Заказ 8102/55 Тираж б68 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r Ужгород, ул. Гагарина, 101