Цифровой фазовый детектор для синтезаторов частот

 

Изобретение относится к импульсной и вычислительной технике и может быть использовано для получения сетки стабильных частот в приемопередающей и измерительной аппаратуре. Цель изобретения - расширение функциональных возможностей устройства путем придания ему свойств частотного детектора. Цель достигается тем, что в цифровой фазовый детектор для синтезаторов частот, содержащий сумматоры 15 и 16, регистры 21 и 24 и суммирующий ЦАП 25 введены фазорасщепитель 1, инверторы 11 и 13, элементы И 8,10,14,17 и 19, элементы ИЛИ 7,22, элементы 9 и 23 задержки, преобразователь 12 кодов, RS - триггер 18 и мультиплексор 20. Введение новых элементов позволяет обеспечить дополнительно работу в режиме частотного детектирования. 5 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) (51) 5 С 01 R 25/04

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4434848/24-21 (22) 26.04.88 (46) 30.01 .90.. Бюл ..№ 4, (75) В.И. Козлов, В.И.. Никифоров, А.В. Паленков и А.А. Ряполов (53) 621.31 7.77(088.8) .(56) Авторское свидетельство СССР

¹ 875303, кл. С 01 R 25j04, 1 980.

Радиотехника, 1 98g, ¹ 4, с.26, рис.2, (54) ЦИФРОВОЙ ФАЗОВЫЙ ДЕТЕКТОР ДЛЯ

СИНТЕЗАТОРОВ ЧАСТОТ (57) Изобретение относится к импульсной и вычислительной технике и может . быть использовано для получения сетки стабильных частот в приемопередающей и измерительной аппаратуре.

Цель изобретения — расширение функциональных возможностей устройства путем придания ему свойств частотного детектора. Цель достигается тем, что в цифровой фазовый детектор для синтезаторов частот, содержащий сумматоры 15 и 16, регистры

21 и 24 и суммирующий ЦАП 25 введены фазорасщепитель 1, инверторы 11 и 13, элементы И 8, 10, 14, 17 и

19, элементы ИЛИ 7, 22, элементы

9 и 23 задержки, преобразователь

l2 кодов, RS-триггер 18 и мультиплексор 20. Введение новых элементов позволяет обеспечить дополнительно работу в режиме частотногл детектирования. 5 ил.

1539677

Изобретение относится к импульсной и вычислительной технике и может быть использовано для получения сетки стабильных частот в приемо- 5 передающей и измерительной аппаратуре.

Целью изобретения является расширение функциональных возмог ностей путем придания ему свойств !О частотного детектора.

На фиг. 1 приведена структурная электрическая схема предлагаемого устройства; на.фиг. 2 — временные диаграммы, поясняющие работу устройства; на фиг. 3 — один из вариантов структурной электрической схемы фазорасщепителя со схемами совпадения; на фиг . 4,5 — времен. ные диаграммы работы в режиме час- 20 тотного детектирования.

Цифровой фазовый детектор содержит фазорасщепитель 1 со схемами совпадения, имеющий импульсные входы (шины) 2 и 3 соответственно для первой и второй импульсных после.довательностей и выходы 4,5 и 6, элемент ИЛИ 7, элемент И 8, элемент 9 задержки, элемент И 10, инвер- тор 11, преобразователь 1 2 кода, ин- 30 вертор 13, элемент И l4, сумматоры .15 и 16, элемент И 17, RS-триггер .18, элемент И 1 9, мультиплексор 20„ регистр 21, элемент ИЛИ 22, элемент

23 задержки, регистр 24, срщирую- 35 щий цифроаналоговый преобразователь (ЦАП) 25 и выход 26.

Первый выход 4 фазорасщепителя 1 через элемент И I 9 соединен с входом установки "1" регистра 24, а через 40 последовательно соединенные элементы И 10, элемент ИЛИ 22 и элемент 23 задержки с тактовым входом регистра

24. Второй выход 5 фазорасщепителя

1 соединен с входом установки "0" ре- 45 гистра 21, а через последовательно соединенные элементы 9 задержки и элемент И 14 соединен с тактовым входом регистра 21.

Третий выход 6 фазорасшепителя 50 соединен с входом элемента ИЛИ 7, выход которого через элемент И 17 соединен с входом установки "0 регистра 21 и через элемент И 8 с вторым входом элемента ИЛИ 22. Входы В$- 55 триггера 18 соединены с входами элемента ИЛИ 22, а выход — с управляющим входом мультиплексора 20, информационные входы которого соединены с выходами сумматоров 15 н 16.

Выход мультиплексора 20 соединен с информационным входом регистра 24, выход которого соединен с входами сумматоров 1 5 и 16 и ЦАП 25. Второй вход сумматора 15 соединен с одной шиной кодового сигнала, другая шина которого соединена с входами преобразователя 12 кода и информационным входом регистра 21, выход которого соединен с вторым входом ЦАП 25. Выход преобразователя 12 кода соединен с вторым входом сумматора 16, выход переполнения которого соединен с вторым входом элемента И 8 и через инвертор 13 с вторым входом элемента

И 1?. Выход переполнения сумматора

15 соединен с вторым входом элемента

И 19 и через инвертор 11 с вторым входом элемента И 10.

Фазорасщепитель 1 содержит ждущий мультивибратор (одновибратор) 27, формирователь 28 импульсов, одновибратор 29, элементы И 30, 31, одновибратор 32, инвертор 33, элементы

34 и 35, и одновибратор 36.

Объединенные входы одновибратора

27 и 29 соединены с входом 2 фазорасщепителя .1 . Выход одновибратора

27 через формирователь 28 импульсов соединен с выходом 4 фазорасшепителя 1. Выход одновибратора 29 через последовательно соединенные элементы

И 30 и 31 и одновибратор 32 соединены. с выходом 5 фазорасщепителя 1, а через последовательно соединенные инвертор 33, элементы И 34 и 35 и одновибратор 36 — с выходом 6 фазорасщепителя l ..Второй выход одновибратора.32 соединен с вторым входом элемента И 35, а второй выход одновибратора 36 соединен с вторым входом элемента И 31 . Вторые входы элементов И 30 и 34 соединены с входом 3 фазорасщепителя 1.

Устройство работает следующим образом.

С помощью сумматоров 15 и 16 и регистра 24, подключаемого к сумматорам через мультиплексор 20, происходит добавление числа а к содержимому регистра 24 на каждом такте первой из сравииваемых импульсных последовательностей и вычитание числа Ь на каждом такте второй последовательности импульсов. Вазванные элементы схемы образуют HBKBIIJIHBBlo

77 6

<Р (1- t ) он попадает в серию импульсов,Р (t) и с выхода 5 фазорасВл щепителя 1 поступает на второй регистр 21 для установки его в состояние 0 . Этот же импульс спустя время,, определяемое элементом 9 задержки, приходит через элемент И 14

ha С-вход регистра 21 и устанавливает его в исходное состояние — хранение числа Ь (D-вход регистра подключен к второй кодовой шине устройства). Одновременно задержанный импульс через элемент . ИЛИ 7 и элемент

И 8,поступает на первый вход RS-триггера 18, который переводит мультиплек" сор 20 на замыкание цепи выход сумматора 16 — D-вход регистра 24, а далее импульс через элемент ИЛИ 22 и элемент 23 задержки воздействует на

С-вход регистра 24, т.е. происходит вычитание числа Ь из содержимого регистра. Величина задержки С, в элементе 9 должна несколько превышать величину 2С, чтобы импульсы д„ (й-Г) и d>A (t-,), производящие соответственно прибавление и вычитание чисел а и Ь в регистре 24, были разнесены по времени на величину большую., чем разрешающая способность регистра 24 по С-входу.

В случае, когда импульсы Я (Т) попадают в серию g p(t), они не поступают на регистр 21, а производят вычитание числа Ь в регистре 24 аналогично импульсам Юв (- ti) с которыми они суммируются на элементе ИЛИ 7.

Цифровые процессы g,(t) и g,(t) с выходов соответственно регистров

24 и 21 поступают на входы суммирующего ЦАП 25, преобразующего сумму

g(t) процессов аналоговый эквивалент C(t7, передаваемый на выход 26 устройства.

Как видно из фнг.2. результирующий процесс g(t) содержит постояннун> составляющую g, и пилообразные составляющие с частотами f 1 и f<. Аналоговые эквиваленты последних двух составляющих устраняются петлевым фильтром, а постоянная составляющая — аналог g,, пропорциональная эквивалентной разности фаз импульr.— ных последовательностей l > (t), l<(t) проходит с выхода детектора в цепь управления частотой. г енератора.

Если фактическое значение частоты управляемого генератора (например, 5 15396 щий сумматор (НС), в структуре которого поочередно используется один

I из сумма оров 15 или 16 в зависимости от логического уровня на управляющем входе мультиплексора 20.

Вычитание числа Ь происходит путем подачи его на вход сумматора 16 через преобразователь 12 кода, который преобразует его в дополнитель ный код.

В режиме фазового детектирования (фиг.2) числа а и Ь связаны с частотами fA и f> первой d4 (t) и второй Р (t) импульсных последователь ностей на входах 2 и 3 устройства соотношением йЕA = bfz, благодаря чему возрастание числа g,(t) в регистре 24 под действием импульсов первой последовательности в среднем 20 по времени компенсируется его убыванием под действием .импульсов второй последовательности. При этом переполнение сумматора 15 отсутствует, а сумматор 16 постоянно пере- 25 полнен.

Выход переполнения сумматора 15 через инвертор 11 подключен к одному из входов элемента И 10, что позволяет импульсам с „(t- f) . .с первого 30 выхода 4 фазорасщепителя 1 проходить через последовательно включенные элемент И 1 О> элемент ИЛИ 22 и эле-. мент 23 задержки на С-вход регистра

24. Эти же импульсы, поступая на второй вход RS-триггера 18, устанавливают последний в состоянИе, при котором к D-входу регистра 24 через мультиплексор 20 подключается выход сумматора l5, т,е, происходит прибавле- 40 ние числа а. Время задержхи Q в элементе 23 равно или несколько превышает суммарное время переключений

RS-триггера 18 и мультиплексора 20.

Для вычитания числа Ь использу45 ются две серии импульсов второй последовательности, получаемые в фазо- расщепителе 1. На выходе 5 сформи рованы импульсы

Если импульс 3< (t) появляется в области + ni, т.е. действует практически одновременно с импульсом

1539677 частоты f ) отличается от установившегося значения, определяемого выражением f = af„/b, устройство переходит в режим частотного детектора и действует следующим образом, При f (f8 сумматор 15 со временем переполняется, на выходе инвертора 11 появляется логический уровень "0" и элемент И 10 запирается, препятствуя прохождению импульсов

Ю (t- ) на С-вход регистра 24, В то же время импульс переполнения открывает элемент И 19, пропуская импульсы dд(t- С) на вход установки регист- 15 ра 24 в состояние "1", в котором числовое значение кода на выходе регистра максимально.

Временные диаграммы (фиг.4) иллюстрируют работу детектора в режиме

1 частотного детектора при f д c f, где в качестве примера выбраны значения: а=4; Ь=5 q=16, гдеq — емкость регистра 24, а следовательно и сумматоров 15 и 16. Постоянная сос- 25 тавляющая go в этом случае приближается к максимально возможному уровню

q+b-1 = 20. В синтезаторе частот, где действует отрицательная обратная связь по петле ФАПЧ, это приведет к 30 смещению частоты управляемого генератора в сторону ее повышения до частоты f, на которой произойдет ее захват опорной частотой Кд, и устройство перейдет в режим фазового детектора.

Временные диаграммы (фиг.5) иллкстрируют работу детектора в режиме частотl ного детектирования при f > Й, .

При f > ) f < процесс в регистре 24 происходит в направлении уменьшения 40 содержимого регистра и с течением времени сумматор 16 выходит из состояния переполнения. Тогда запирается элемент И 8, препятствуя проходить импульcaM; d âë (t) "дд(-,) на С- 45 вход регистра 24 (для вычитания числа Ь), а эти импульсы проходят через элемент И 17 на вход установки регистра 24 в состояние О, Одновременно с помощью элемента И 14 блокируется С-вход регистра 21, и он устанавливается в состояние "0 импуль сами d sn(t) °

Постоянная составляющая е здесь приближается к минимальному возможному значеник, равному нул»о. В силу действия отрицательной, обрати и связи по частоте в петле »АПЧ это

t приведет к уменьшению частоты пока она не достигнет значения f

»» Э при котором и произойдет синхронизация петли.

Фазорасщепитель l работает следук щим образом.

Для получения импульсов дд (й-t) на выходе 4 фазорасщепителя используется одновибратор 27 и формирователь 28 импульсов. Одновибратор. 27 запускается импульсами d (t) и формирует импульсы отрицательной полярности длительностью С, а формирователь 28 импульсов срабатывает от положительного перепада этих импульсов.

Импульсы h (t), Определяющие временную область + относительно импульсов „ (t- i), образуются с помощью одновибратора 28. Их длительность равна 2 ь . Они открывают элемент И 30 для прохождения импульсов

cP>(t) через элемент И 31 и одновибратор 32 на выход 5 фазорасщепителя, т.е. определяют импульсы серии »вд(") °

Аналогично устроен канал формирования серии импульсов d 7(С) на выходе 6 фаз орасщепителя, отличающийся лишь наличием инвертора 33 для получения импульсов h (t), содержащий также элементы И 34 и 35 и одновибратор 36.

Элементы И 31 и 35 и одновибраторы

32 и 36 служат для исключения возможности попадания одного и того же импульса 18 (t) одновременно в серии

У д(С) и <Рад (t), т.е. соответственно на выходы 5 и 6 фазорасщепителя. При отсутствии указанных элементов это могло произойти при попадании импульса d 8(t) на элементах

И 30 и 34 на фронты импульсов и „(t) и h (t), в результате чего он делился бы на два импульса, один из которых проходил бы на выход 5, а другой — на выход 6. Такая ситуация исключается тем, что первый (по времени) из названных импульсов, проходя через открытый соответствующий элемент И 30 и 34, запускает соответствующий одновибратор 32 и 36, который импульсом со своего инверсного выхода запирает элемент И 31 и 35 соседнего канала, препятствуя срабатыванию одновибратора 32, 36 соседнего канала. Очевидно, что для выполнения требуемых функций длительность импульсов д „() и d ä(t), формируемых одновибраторами 32 и 36, 9 15396 должна быть равной или большей длительности импульсов d (t), но не превь шать длительности импульсов h (t) л л равной Т-2 i, где Т вЂ” перна, импульсной последовательности d4(t)

Таким образом, устройство обладает расширенными функциональными возможностями относительно прототипа, а именно совмещает в себе свойства фа- 10 зового детектора и свойства частотного детектора, что позволяет при использовании его в синтезаторе частот обеспечить широкий диапазон перестройки, не прибегая к применению. специальной схемы поиска области захвата.

Формула изобретения

Цифровой фазовый детектор для синтезаторов частот, содержащий первук и вторую шины для подключения соответственно первой и второй импульсных последовательностей, третью и четвер- 25 тую шины для подключения первого и второго кодовых сигналов, первый и второй сумматоры, первый .и второй регистры, суммирующий цифроаналоговый преобразователь, выход которого сое- 30 динен с выходной шиной устройства, причем выход первого регистра подключен к одним из входов первого сумматора и суммирующего цифроаналогового преобразователя, другой вход которого подключен к выходу второго регистра, 35 а другой вход первого сумматора соеодинен с третьей шиной для подключения первого кодового сигнала, о т л и— ч а ю шийся тем, что, с целью 40 расширения области применения устройства путем придания ему дополнительных свойств частотного детектора, в него введены фазорасщепитель, входы которого соединены с первой и вто- 45 рой шинами для подключения первой и второй импульсных последовательностей, последовательно соединенные первый элемент И, первый элемент ИЛИ и первый элемент задержки, включенные меж- 50 ду первым выходом фазорасщепителя и тактовым входом первого регистра, последовательно соединенные второй эле-

77 10 мент задержки, второй элемент ИЛИ и второй элемент И, включенные между третьим выходом фазорасщепителя и входом установки в 0" первого регистра, второй выход фаэорасщепителя соединен с входом установки в 0" второго регистра и входом второго элемента задержки, преобразователь кода, включенный между четвертой шиной для подключения второго кодовогб сигнала и одним входом второго сумматора, второй вход которого сое" единен с выходом первого регистра, КБ-триггер, мультиплексор, первый и второй информационные входы которого подключены к выходам соответственно первого и второго сумматоров, выход — к информационному входу первого регистра, а управляющий вход — к выходу RS-триггера, первый и второй входы которого соединены с входами первого элемента ИЛИ, третий и четвертый элементы И и первый инвертор, вход которого соединен с объединенными входами упомянутых элементов И и подключен к выходу переполнения второго сумматора, а выход третьего элемента И соединен с другим входом первого элемента ИЛИ, выход четвертого элемента И соединен с тактовым входом второго регистра, а выход первого инвертора соединен с другим вхо" дом второго элемента И, а другие входы третьего и четвертого элементов И соединены соответственно с выходом второго элемента ИЛИ и выходом второго элемента задержки, пятый элемент И и второй инвертор, вход которого соединен с одним из входов упомянутого элемента И и подключен к выходу переполнения первого сумматора, выход пятого элемента И соединен с входом установки первого регистра в состояние 1, выход второго инвертора соединен с другим входом первого элемента И, а другой вход пятого элемента И соединен с первым выходом фазорасщепителя, при,этом четвертая шина для подключения второго кодового сигнала соединена соответственно с информационными входами второго регистра.

1539677! 539677 фЪ с

Составитель М. Катанова

Редактор М. Циткнна Текред М,Ходанич Коррек тор М.Шароши

Заказ 2!5 Тираж 534 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101