Устройство для контроля сбоев псевдослучайного испытательного сигнала

 

Изобретение относится к технике измерений. Цель изобретения - повышение точности контроля путем обеспечения непрерывности измерений, а также сокращение времени измерений и обработки результатов. Устройство содержит г-р 1 псевдослучайного сигнала, г-р 2 тактовой частоты, коммутатор 3, блок интегрирования 4, состоящий из фильтра 5 нижних частот и порогового эл-та 6, сумматоры 7,9,12 и 14 по модулю два, D-триггеры 8 и 10, блоки задержки 11 и 13, блоки счетчиков 17 и 18, счетчик 21 меток времени, г-р 23 меток времени, блок управления 24, блок индикации 25, вычислительный блок 26 и блок формирования 27 интервалов счета. Для достижения цели в устройство введены коммутаторы 15 и 16, блок фиксации 19 переполнения, суммирующий блок 20 и блок оперативной памяти 22. С их помощью устройство может работать в двух режимах: в режиме синхронизации и в режиме измерения сбоев. Устройство по пп.2 и 3 ф-лы отличается выполнением блока формирования 27 и блока управления 24. Даны ил. выполнения блоков устройства. 2 з.п. ф-лы, 20 ил., 1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

ÄÄSUÄÄ 1540025 (51)5 Н 04 L 12/26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPbfTHHM

ПРИ ГКНТ СССР

К А BTOPGHOMY СВИДЕТЕЛЬСТВУ (21) 43470) 3/24-09 (22) 21. 12. 87 (4á) 30. 01 . 90. Бюл. ¹ь 4 (71) 11енинградский электротехнический институт связи им.проф.

1).А.Бонч-Бруевича (72) Ю,К.Смирнов (53) 621.396.664(088.8) (56) Авторское свидетельство СССР

¹- 1 234985, кл. Н 04 L 11 /08., 1 984 .

Авторское свидетельство СССР

¹ 1 295534, кл . Н 04 L 1 ) /08, 1 985 . (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ СБОЕЗ

)1скадослучлйного испытАтгльного

СИГНАЛА (57) Изобретение относится к технике измерений. Цель изобретения— повышение точности контроля путем обеспечения непрерывности измерений, а также сокращение времени измерений и обработки результатов.

Устройство содержит г-р 1 псевдо2 случайного сигнала, r-p 2 тактовой частоты, коммутатор 3, блок интегрирования 4, состоящий из фильтра 5 нижних частот и порогового эл-та 6, „ сумматоры 7, 9, 12 и 14 по модулю два,))-триггеры 8 и 10, блоки задержки 11 и .13, блоки счетчиков 17 и 18, счетчик 21 меток времени, г-р 23 меток времени, блок управления 24, блок индикации 25, вычислительный блок 26 и блок формирования 27 интервалов счета. Для достижения цели в устройство введены коммутаторы 15 и 16, блок фиксации 19 переполнения, суммирующий блок 20 и,блок оперативной памяти 22. С их помощью устр-во может работать в двух режимах: в режиме синхронизации н в режиме измерения сбоев . Устройство по пп .2 и 3 ф-лы отличается выполнением блока формирования 27 и блока управления

24. Даны ил. выполнения блоков устройства. 2 з.п.ф-лы, 20 ил.

1540025

Изобретение относится к технике измерений в цифровых линиях связи и может быть использовано для выявления сбоев испытательного псевдослу5 .чайного сигнала, поступающего на вход линии связи, а также сигнала на выходе линии связи.

Цель изобретения — повышение точности контроля путем обеспечения не( прерывности измерений, сокращение . времени измерений и обработки результатов.

На фиг. 1 приведена структурная

«» электрическая схема устройств," для 1I5 контроля сбоев псевдослучайного испытательного сигнала; на фиг ° 2— временные, диаграммы основных напряжений устройства; на фиг. 3 — структурная электрическая схема генерато- 20 ра псевдослучайного сигнала в параллельном коде с разомкнутыми контурами обратной связи для случая кода с двумя разрядами; на фиг. 4 структурные электрические схемы ер- 25 вого и второго коммутаторов; на фиг.5структурные электрические схемы первого и второго блоков счетчиков -и их . соединения с первым и вторь1м коммутаторами, а также блоком фиксации 30 переполнения; на фиг. 6 — структурная электрическая схема блока формирования интервалов счета; на фиг. 7 временные диаграммы напряжений блока формирования интервалов счета; на фиг. 8 — структурная электрическая схема блока фиксации переполнения; на фиг. 9 - временные диаграммы напряжений блока фиксации переполнения; на фиг. 10 — структурная электриче- 40 ская схема суммирующего блока для числа каналов обработки сигналов

1»1 = 2; на фиг, 11 — »структурная электрическая схема суммирующего блока для числа каналов обработки сигналов

N = 4; на фиг. 12 — ;общая структурная электрическая схема блока управления; на фиг. 13 — структурная электрическая схема блока формирования синхроимпульса периферии и сброса блока управления; на фиг. 14 — временные диаграммы напряжений блока формирования синхроимпульса периферии и сброса блока управления; на фиг. 15 — структурная электрическая схема блока формирования адреса оперативной памяти блока управления; на фиг. 16 — временные диаграммы напряжений в режиме прерываний вычислительного блока, на режиме считывания содержимого блока оперативной памяти в оперативное запоминающее устройство вычислительного блока и в режиме формирования адреса блока опера.тивнои памяти при записи информации с выходов суммирующего блока и сброса блока; на фиг. 17 — структурная электрическая схема блока формирования импульсов разрешения записи и считывания блока управления; на фиг. 18 — временные диаграммы напряжений. блока формирбвания импульсов разрешения записи и считывания, на фиг.19 — структурная электрическая схема блока оперативной памяти, на фиг.20-- таблица сосстояния входов раз-, решения записиМЕ и разрешения считыва ния информации RE блока оперативной памяти в режимах параллельной записи и б айт последовательного счить1в а сия информации.

Устройство содержит генератор 1 псевдослучайного сигнала в параллельном коде с разомкнутыми контурами обратной связи 2 тактовои часто" ты, входной коммутатор 3, блок 4 интегрирования, состоящий из фильтра

5 нижних частот.и порогового элемента

6, первые основной сумматор 7 по модулю два и D-триггер 8, вторые основной сумматор 9 по модулю два и

D-триггер 10, первые блок 11 задержки и дополнительный сумматор 1 2 по модели два, вторые блок 13 задержки и дополнительный суммматор 14 по модулю два,первый 15 и второй 16 коммутаторы, первый 17 и второй 18 блоки счетчиков, блок 19 фиксации переполнения, суммирующий блок 20, счетчик 21 меток времени, блок 22 оперативной памяти, генератор 23 меток времени, блок 24 управления, блок 25 индикации, вычислительный блок 26 и блок

27 формирования интервалов счета.

Генератор 1 псевдослучайного сигнала в параллельном коде с разомкнутыми контурами обратной связи (для псевдослучайного сигнала с периодом

2 -1 тактов) состоит из D-триггеров 28-33 и сумматора 34 по модулю два в первом канале, а также 0-триггеров 35-41 и сумматор 42 по модулю два во втором канале.

Первый коммутатор 15 образуют 0 логических блоков 43 и 44, каждый иэ

l 540 которых содержит по два элемента И 45, 46 и 47, 48.

Второй коммутатор 16 выполнен на

N коммутационных секциях 49 и 50

5 (N 2), каждая из которых содержит

no k коммутационных элементов 51,где

k связано с количеством выходов m блоков 17 и 18 счетчиков соотношением

k m/N (k — количество выходов одно- 1О

ro счетчика). Для 16-ричного счетчиza k = 4.

Коммутационные элементы 51 состоят из элементов И 52 и 53 и элемента

ИЛИ 54.

Первый блок !7 счетчиков содержит счетчики 55-5?, второй блок 18 счетчиков — счетчики 58-60.

Блоки 27 формирования интервалов счета образованы D- триггером 61,вклю- 20 ченным в режиме деления частоты на два, первом 62„ втором 63, третьем 64 и четвертом 65 элементами задержки,,первом 66 и втором 67 элементах И, первом 68 и втором 69 элементах ИЛИ. 25

Блок 19 фиксации переполнения состоит иэ элементов И 70-73, RS-триггера 74 фиксации переполнения счетчиков первого блока 17, RS-триггера

75 фиксации переполнения счетчиков ЭО второго блока 18, первого 76 и второго 77 инверторов и элемента ИЛИ 78.

Суммирующий блок 20 для N = 2 каналов обработки сигналов в предлагаемом устройстве и использования в качестве счетчиков 55-57 шестнадцатиричных счетчиков с емкостью Ч = 16 содержит последовательно соединенные четырехразрядный сумматор 79 и элемент ИЛИ 80. Суммирующий блок 20 для 40

N 4 каналов обработки сигналов в предлагаемом устройстве и при использовании 16-ричных счетчиков образуют четырехразрядные сумматоры 81-83, одноразрядный сумматор 84 и эле- 45 мент ИЛИ 85.

Блок 24 управления состоит из блока 86 формирования адреса оперативной памяти, блока 87 формирования 5О импульсов разрешения записи и считывания и блока 88 формирования синхроимпульсов периферии и сброса.

Блок 88 формирования синхроимпульса периферии и сброса соДеРжит пер- 55 вый 89 и второй 90 дешифраторы, первый 91, второй 92 и третий 93 инверторы, первый 94, второй 95 я третий

96 формйрователи, первый 97, второй

025 б

98 и третий 99 элементы И, элемент

И-НЕ 1 00 и RS-триггер 1 01 .

Блок 86 формирования адреса оперативной памяти образуют первый элемент И !02, первый элемент ИЛИ 103, первый счетчик 104 импульсов, элемент И-НЕ !05, RS-триггер 106 фиксации прерывания, второй элемент

ИЛИ 107, инвертор 108, элемент 109 задержки, второй элемент И 110, второй счетчик !11 импульсов и дешифратор 112.

Блок 87 формирования импульсов разрешения записи и считывания состоит из инвертора 11 3, первого элемента И 114, элемента ИЛИ 115 и элементов И 116-119.

Блок 22 оперативной памяти содержит элементы 120-!27 памяти, например, с оргайизацией 16 4, нагрузочные резисторы 128-135, подклкченные к выходам элементов 120-127 памяти и источнику питания Е „, инверторы

136 и элементы И-HE 137.

Устройство работает следующим обРазом.

Исследуемый сигнал в виде М-последовательности поступает на вход входного коммутатора 3, который осуще,ствляет в данном случае преобразование из последовательного кода на входе в 2-разрядный бинарный параллельный код на своих выходах. При этом на каждом выходе входного коммутатора 3 длительность кодового импульса равна двум тактовым интервалам, причем сигнал, поступающий на вход сумматора 9 по модулю два, соответствует сигналу S „,в первой половине предыдущего двухтактного интервала, а сигнал, поступающий на вход сумматора 7 по модулю два, — сигналу S во второй половине предыдущего двухтактового интервала преобразования из последовательного кода на входе в параллельный код на выходе входного коммутатора 3. Начало двухтактового интервала задается напряжением полутактовой частоты с выхода генератора 2 тактовой частоты. Генератор 2 может входить в состав регенерационной аппаратуры исследуемой линии связи либо является специальным выделителем тактовой частоты в предлагаемом устройстве подобным выделителям тактовой частоты регенераторов. Обозначим $ „, и Б „ соответственно коды сигналов на вы1540025 ходах D-триггеров 10 и 8 аналогично кодам S „S „в первой и второй половинах двухтактового интервала, задаваемого напряжением полутактовой частоты с выхода генератора 2 тактовой частоты. Выразим коды S „ и S ь !! через S „, и $ „ и оператор задержки х. Поскольку задержка в каждом из

D-триггеров 11 13, 28 — 33, 35-41 рав- 10

;на двум тактовым интервалам, опера тор задержки в каждом из D-триггеров ! г выражается в форме х

Предлагаемое устройство может работать в двух режимах: режиме синхро- 15 низации, когда D-триггеры 8 и 10 обращены в нулевое состояние импульсом, сформированным на выходе порогового элемента 6; режиме измерения сбоев, когда логические уровни напряжения 20 на выходах р-триггеров 8, 10 изменяются в соответствии с сигналами на выходах сумматоров 7 и 9 по модулю два, поскольку логический уровень напряжения на выходе порогового эле- 25 мента 6 равен нулю.

Получим выражение для кодов S „, !! и S „ на выходах сумматоров 9 и 7 по модулю два в первой и второй поло, винах двухтактового интервала в ре- 30 жиме синхронизации, при котором с выхода сумматора 7 на вход блока 4 интегрирования поступает непрерыв— ный поток импульсов ошибок . На выходе блока 4 интегрирования вырабатывается при этом сигнал уровня "1, который сбрасывает в нулевое состояние Р-триггеры 8 и 10. Указанный поФ ток импульсов ошибок образуется потому, что сигнал, записанный в D- 40 триггерах 11, 1 3,28-33, 35-41 в момент включения устройства, не соответствует по структуре псевдослучайной последовательности, поступающей на вход устройства. 4S

И

В этом случае код сигнала S „, вы" ражается суммой по модулю два кода

S„, на одном входе сумматора 9 и кода на в де р-триггера 33, который 50 можно выразить в следующем виде

S„= (S„xx + S„xx )xx, где выражение в скобках соответствует коду на выходе сумматора 34 по модулю два, которое является реэульi. татом суммирования кода S x на пери вом входе сумматоре 34 и кода S х» на втором входе сумматора 34 по модулю два. Тогда справедливо соотношение

S „, = S„, + S„x" + S„x" . (1) Аналогично можно вычислить. что код на выходе сумматора 7 SII выражается в виде.

$„ = $„+ ($„, х + $„„х )X

=$, +$,х! +S„,õ", (2)

Код S„ является результатом эадЕржки псевдослучайного сигнала на один такт. Поэтому, используя оператор задержки х, можно записать соотношение

$П-1 (3) подставив которое в (1) и (2), получим выражения (1+х + X е); (4)

S Sn{1+ х "+ х ) (5) в которых полином 1+х +x соответ !1 ствует, как известно, образующему полиному генератора 1 псевдослучайного сигнала в виде М-последовательности.

$ 1 »-11

$ м» где S м („,1и

$м

+ Е!1! соответствующие значения кодов для И-последовательности в первой и второй половинах двухтактного интервала; аналогнчи!е значения для сбоев И-последовательности

Если псевдослучайньгй сигнал $

S вырабатывается генератором со структурой обратных связей, описываемой образующим полиномом 1+x " +х! и не содержит сбоев, то S „, и $, равны нулю. В этом случае на входах сброса D-триггеров 8 и 10 установится напряжение 0, поскольку на вход блока 4 интегрирования поступает нулевое напряжение, В результате D-триггеры 8 и 1 О функционируют как блок 4 задержки. Устройство переходит в режим измерения сбоев.

Если при этом в псевдослучайном сигнале появляются отклонения (сбои)

1.„ IIo c1I I!HeHHM !. IIOHHO N-последовательностью, т.е.

1540025

10 то на входах D-триггеров 10 и 8 появляются сигналы ошибки S„,, S „, которые меняют логические уровни поступающеГО вхОДНОГО сигнала S „,, S„

При этом опорная псевдослуиайная последовательность, записанная ранее в генераторе 1, не меняется.

Благодаря этому на выходах D-триггеров 10 и 8 выделяется сигнал оши- 10 бок (сбоев) S» $„ соответствующий сигналу сбоев Е „,, Е„ входного испытательного псевдослучайного сигнала S>,, S „. Структура пачек сбоев в таком случае регистрируется без искажений, причем на выходах D-триггеров 10 и 8 появляются сигналы

S = Е„«,, S E первый из которых соответствует но времени сбою, приходящемуся на первую половину двухтактового интервала, а второй— на вторую половину двухтактового интервала напряжения полутактовой частоты.

Покажем теперь, каким образом в предложенном устройстве выходные curt I налы S Ä«4, $ „ выражаются через входные сигналы S „,, S „ .

Для предлагаемого устройства, работающего в режиме измерения сбоев, 30 может быгь записана следующая система уравнений;

+ $4ò )x I (8) =E„x

Е»1 хе

Е„, (14) 35

Если 7 = = 4 нс, то максимальное значение тактовой частоты f т

1/Т равно 250 МГц.

В предлагаемом устройстве регистрация импульсов сбоев (ошибок) про45 изводится следующим образом.

Импульсы сбоев в параллельном коде поступают на первый и второй сигнальные входы первого коммутатора 15 и в зависимости от фазы напряжений коммутации счетчиков (фиг.8 б,в) на выходах управления коммутацией блока 27 формирования интервалов счета, поступающих на входы управления коммутацией первого коммутатора

15, появляются на его выходах, причем импульсы сбоев регистрируются соответственно счетчиками 55 и 57 первого блока 17 счетчиков либо счет+ Я„(х" + х "), (1 2) ($» 1 + Spy)x (9) (S„x + S„) x (1+z4) x, (1О) ($ + $ ) 4(1+ 4) С где S4, и S3 — сигналы на выходах Dтриггеров 41 и 33 генератора 1 псевдослучайной последовательности.

Иэ системы уравнений (8) — (ll) могут быть получены следующие уравнения для S „, S>. и

S„S„õ + S,(х14+ х ) +

+S «,(х +х ); откуда следует, что с учетом (3)

$ S„x (1+х" +х") +

+ S„(x +х )-;

S Ä,= S„,õ (!+ х" + х ) +

+ S „, (х " + х ), (13) Умножение на образукщий полином

1+x " +х в уравнениях (!?) и (13) означает выделение ошибок Е», E„ (см. (6) и (7)) из принятой М-последовательности. Поэтому уравнения (12) и (13) для сбоев E„ „ Е„ могут быть после соответствующих преобразований записаны в следующей форме где Е „,, E „ — сигналы ошибок (сбоев)на выходе Dтриггеров 10 и 8.

Из уравнения (14) видно, что сигналы ошибок на выходах Р-триггеров

10 и 8 задержаны на два тактовых интервала по отношению к сигналу ошибок (сбоев) во входной последовательности, однако структура сбоев на выходе полностью соответствует структуре пачки сбоев на входе.

Благодаря тому, что имеющиеся в устройстве сумматоры 7, 19, !2 и 14 по модулю два нигде не соединяются непосредственно друг с другом, поскольку разделены D-триггерами 8 и

10, сумма задержек в сумматоре по модулю два 5 и в D-триггере необходимая для работоспособности устройства должна быть не больше двойного тактового интервала 2Т, т.е. з + Сц (2Т.

1540025

l2 чиками 58 и 60 второго блока 18 счетчиков. Элементы И 45-48 первого коммутатора 15 стробируются по входу напряжением полутактовой частоты для того, чтобы при многократных сбоях

5 счетчики фиксировали количество тактовых HHTepBBJIoB соответствующих продолжительности сбоя.

Напряжения с выходов счетчиков 55 и 57 ипи 58 и 60 соответствующие. количеству зарегистрированных сбоев, поступают через второй коммутатор 16 на входы суммирующего блока 20 в те моменты времени, когда счет импульсов не производится. В суммирующем блоке 20 происходит суммирование разрядов двоичных кодов чисел, соответ— ствующих количеству импульсов сбоев, зарегистрированных в счетчиках групп, 2р а также определение признака ненулевого результата.

Если результат суммирования на нулевой, то с помощью блока 24 управления происходит запись в блок 22 one- 25 ративной памяти информации с вьгхода суммирующего блока 20, с выхода счет-.. чика 21 меток времени, а также с выхода блока 1 9 фиксации переполнения групп счетчиков. Весь укаэанный объем 10 информации записывается по последовательно увеличивающимся адресам блока 22 оперативной памяти. После записи информации в последнюю ячейку блока 22 оперативной памяти блок 24 управления формирует сигнал прерывания вычислительного блока 26. Под воздействием этого сигнала вычислительньпг блок 26 переписывает в свое оперативное запоминающее устройство со- 4р держимое блока 26 оперативной памяти, после чего вычислительный блок 26 переходит к продолжению прерванного процесса обработки данных или регистрации результатов обработки в блоке

25 индикации, а в блок 22 оперативной памяти в следующем интервале измерений записывается информация о количестве зарегистрированньгх сбоев .

Обработка информации в вычислительном блоке 26 заключается в преобразовании во внутренний формат данных о количестве сбоев, показаний счетчика меток времени, соответств êíõ моменту завершения очередного интервала измерений, а также бита переполнений групп счетчиков, единичное значение которого указывает, что количество сбоев эа интервал измерений превосходит максимальную емкость счетчиков групп. Если такое явление происходит слишком часто,то это свидетельствует о необходимости уменьшения длительности интервала измерений сбоев. Нулевое значение бита переполнения свидетельствует, что пачка сбоев, укладывается по времени в интервал измерений, а соответствующее количество сбоев может в дальнейшем быть использовано при статической обработке результатов, Дальнейшая обработка информации в вычислительном блоке 26 может заключаться в накоплении информации на внешнем накопителе в случае переполнения памяти оперативного запоминающего устройства вычислительного блока 26, подсчете доли интервалов измерений с ошибками (сбоями) и без них, подсчете средней частости сбоев, построении гистограммы количества сбоев, построении распределения количества сбоев в зависимости от времени суток.

Рассмотрим теперь более подробно особенности работы блока 27 формирования интервалов. счета, блока 19 фиксации переполнения групп счетчиков и блока 24 управления, На вход блока формирования интервалов счета поступают импульсы меток времени (фиг.7а) с генератора 23 меток времени.

D-триггер 61, включенный в режим деления частоты, вырабатывает напря- . жение коммутации счетчиков первого блока 17 (фиг.7б) и напряжение коммутации счетчиков второго блока 18 (фиг.7в). Благодаря последовательно включенным элементам 62-64 задержки на выходах формируются соответственно импульсы разрешения записи содержимого суммирующего блока 20 и выходного сигнала блока 19 фиксации переполнения в блок 22 оперативной памяти (фиг.7е), импульсы опроса переполнения счетчика адреса блока оперативной памяти (фиг.7з) и импульсы приращения содержимого счетчика адреса блока оперативной памяти (фиг.7ж). Для каждой иэ групп счетчиков формируется напряжения сброса (фиг.7г,д). Благодаря включению четвертого элемента 65 задержки импульсы сброса формируются после того, как произошла запись информации в блок 92

1540025

25 оперативной памяти и выполнено изменение адреса блока 22 оперативной памяти с целью подготовки блока 22 для последующей фиксации результатов из5 мерений. Кроме того, сброс счетчиков производится напряжением с блока 4 интегрирования по входу запрета, а также по входу сброса напряжением сброса с выхода сброса блока 24 управ- 10 ления,поступающем в начале измерений при подготовке устройства к рабате.

Сброс блоков 17 и )8 счетчиков по входу запрета гарантирует,что не будет регистрации пачек сбоев, которые могут ваз- 15

I никкуть из-sa случайной рассинхронизации генератора 1 псевдослучайного сигнала по отношению к входной псевдослучайной последовательности.

- Блок 1 9 фиксации, переполкения 20 блоков 17 и 18 счетчиков предназначен для формирования признака переполнения групп счетчиков при регистрации ими импульсов сбоев. Временные диаграммы, изображенные на фиг. 9, соответствуют случаю, когда произошло переполнение в одном из счетчиков первого блока 17 (фиг.9в), в результате чего сброшенный в начале измерений RS-триггер 74 установится в сос- 30 таяние "1" (фиг.9д,е), которое существует до тех пор, пока не поступит импульс сброса счетчиков первой группы (фиг.9r) ка вход сброса RS-триггера 74 через инвертор 76. Поскольку при этом кодсчет импульсов сбоев во второй группе счетчиков не производится, то RS-триггер 75 фиксации переполнения счетчиков второго блока

17 остается в сброшенном состоянии 40 (фиг.9з), так как на входы элемента И 72 (входы приема переполнения счетчиков второго блока 18) не пав ступает сигнал переполнения. Сигналы с триггеров 74 и 75 фиксации пере- 45 полнения мультиплексируются на выход блока 19 фиксации переполнения только в моменты, когда происходит запись информации в блок 22 оперативной памяти (фиг,9ж). Это произво- 50 дится с помощью мультиплексора, содержащего элементы И 71 и 73 и элемента ИЛИ 78 и управляемого напряжениями коммутации счетчиков второго и первого блоков 17 и 19 (фиг.9б,а), т.е ° зафиксированный RS-триггером 74 сигнал переполнения счетчиков первого блока 17 передается на выход бло.— ка 19 фиксации переполнения в моменты, когда производится подсчет импульсов сбоев во втором блоке. 18 счетчиков, и наоборот.

Блок 24. управления осуществляет управление блоком 22 оперативной памяти, счетчиком 21 меток времени, генератором 23 меток времени, взаимо- действует с блоком 27 формирования интервалов счета, вычислительным блоком 26, получает сигнал признака ненулевого результата от суммирующего блока 20.

Рассмотрение рабаты блока 24 управления целесообразно начать с описания функционирования блока 88 формирования синхроимпульса периферии и сброса.

Адресная шика вычислительного блока 26 подключена к входам дешифраторов 89 и 90..Вычислительный блок

26 вырабатывает две адресные комбинации — комбинацию сброса и комбинацию ввода информации в вычислительный блок 26, при которой на выходе инвертора 92 вырабатывается импульс напряжения, форма которого представлена на фиг. 14а. При вводе информации из блока 22 оперативной памяти в вычислительный блок 26 вырабатывается напряжение запроса, поступающего ка вход и представлякщее собою серию импульсов (фиг.)4б), количество которых равно количеству байт передаваемой информации. Отрицательные перепады, приходящиеся на положительный импульс фиг.14а соответствуют Мо ментам запроса. информации. Формирователь 94 обеспечивает задержку, необходимую для установления вводимого в вычислительный блок 26 напряжения на выходе схемы стробирования блока

22 оперативной памяти (в состав схемы стробирования входят икверторы

1 28, элементы И-НЕ 1 29) . Из напряжения (фиг.)4г) на выходе первого формирователя 94 вторым формирователем

95 вырабатывается запускающий импульс (фиг.)4 д,е) который проходит на вход сброса RS- триггера )01 при условии, что сформирован адрес ввода и не сформирован адрес сброса. На выходе

RS-триггера 101 при этом формируется отрицательный перепад синхроимпульса периферий (фиг.14ж), поступающий в вычислительный блок 26. Поступление указанного отрицательного перепада является для вычислительного

1 540025

16 блока 26 приказом к началу ввода информации, после завершения которого вычислительный блок 26 формирует положительный перепад импульса запроса информации на входе (фиг.14б).Под воздействием указанного положительного перепада RS-триггер 101 возвра-, щается в состояние 1", при этом цикл формирования синхроимпульса периферии заканчивается (Фиг.14ж).Кроме того, под воздействием указанного положительного перепада формируется на выходе импульс приращения адреса блока оперативной памяти (фиг.14и).

При этом формирователь 96 вырабатывает импульсы (фиг.14з), первый из которых не пропускается на выход путем стробирования напряжения на выходе (фиг.14а) элемента И 98. Импульсы стробирования на выходе (фиг.14к) вырабатываются с помощью элемента И 99 из инвертированного напряжения запроса информации(фиг.14в) и напряжения на выходе инвертора 92 (фиг.14а), соответствующего интервалу ввода информации в вычислительный блок ?6.

Из описания работы блока 88 следует, что формирование синхроимпульсов периферии, импульса прирашения адреса блока 22 оперативной памяти и напряжения стробирования информации не происходит, если из вычислительного блока 26 поступает адресная комбинация сброса, устанавливающая триггер 101 в состояние "1" через элемент И 97. Поэтому для формирования адреса сброса используется команда вывода вычислительного блока

26, для завершения которой не требуется синхроимпульс периферии. Это позволяет упростить блок 24 управления.

Рассмотрим теперь работу блока 86 формирования адреса оперативной памяти блока 27 управления в различных

Фазах его функционирования, представленных временными диаграммами на

Фиг. 1 7.

В Фазе формирования прерывания вычислительного блока 26 состояние первого счетчика 104 импульсов соответствуеv максимальной емкости счетчика (например, 15, см.фиг.16г). Поступающий на вход импульс опроса переполнения счетчика адреса блока 22 оперативной памяти (т.е. счетчика 104 показанный на временной диаграмме

55 фиг.l бб, проходит на вход установки

RS-триггера ) 06 (фиг. l бд) при условии, что произошла запись информации в блок 22 оперативной памяти по ее максимальному адресу (т.е. при условии, что был сформирован признак ненулевого результата на входе (фиг.2ж).

При этом триггер 1 06 устанавливается в состояние 1 (Фиг.lбж). Сигнал прерывания снимается в вычислительный блок с второго выхода триггера

1 06. Длительность сигнала прерывания должна несколько превышать время перехода .вычислительного блока на прерывание. Указанная длительность обеспечивается элементом 109 задержки, сигнал с выхода которого поступает на вход сброса триггера 1 06 через элемент И 110 (фиг.lбе), на другой вход которой поступает сигнал уровня 1 ., поскольку сигнал сброса на выходе блока 88 в рассматриваемой фазе не Формируется и имеет ненулевой уровень . В самом начале прерывания происходит сброс счетчика 104 в ненулевое состояние через элемент ИЛИ 1 07 импульсом прерывания, который удерживает. счетчик

104 в сброшенном состоянии, не позволяя импульсу приращения содержимого счетчика 104 (фиг.16в) изменить состояние этого счетчика .104. Поскольку к моменту прерывания вычислительного блока 26 память блока 22 оперативной памяти заполнена результатами измерений, сигнал прерывания является для вычислительного блока 26 приказом начать ввод данных из блока

22 оперативной памяти.

В фазе считывания данных из блока 22 напряжение приращения адреса блока 22 оперативной памяти равно нулю (фиг.lбк), так как импульс приращения адреса (фиг.lбв) закончился. Поэтому изменение состояния сброшенного до этого счетчика 104 возможно только импульсом приращения адреса (фиг.lби), сформированным в блоке 88 (фиг.14и). При этом на счетный вход счетчика 104 поступает серия импульсов (фиг.lбэ,и), приводящая к изменению состояния счетчика 104, а после его переполнения и к иэмененик состояния счетчика 111, сброшенного . ранее в нулевое состояние .импульсом адреса сброса с выхода блока 88 (фиг.lбс) или импульсом переполнения с прямого выхода триггера 106! 540025

17

18 (фиг. l бт) . Счетчик 111 является счетчиком сегментов блока 22 оперативной памяти. Дешифратор 1! 2 выделяет на своих выходах напряжения управления считыванием первого, вто5

Рого, третьего и четвертого сегментов блока 22 оперативной памяти (фиг.!6л,м,н,о).

В фазе формирования адреса блока

22 оперативной памяти при записи в него содержимого суммирующего блока

20 на вход блока 86 поступает напряжение признака ненулевого результата суммирующего блока 20 (фиг.16п) ° Импульс изменения адреса блока 22 оперативной памяти (фиг.lбв) поступает через элемент И 102 и элемент

ИЛИ 103 на счетный вход счетчика 104 (фиг.16р), вызывая изменение его

D состояния и подготавливая следукщий адрес блока 22 оперативной памяти для записи в него очередной порции информации. На вход поступает нулевой уровень напряжения (фиг.14б,14э, 25

14и) до начала или после окончания ввода информации в вычислительный блок 26, что позволяет импульсу с входа попасть на счетный вход счетчика 104 через элемент ИЛИ 103.

В фазе сброса блока 86 на вход поступает импульс общего сброса устройства (фиг.1 6с} с выхода инвертора блока 88, что вызывает сброс счетчиков 104, 111 (фиг.lбу) и триггера 106 фиксации переполнения (фиг. 16Ф) .

Импульс с выхода триггера 106 фиксации прерывания (фиг ..16т) вызывает сброс счетчиков !04,.! 11 адреса и сегментов (фиг.16у), 40

Узел 87 формирования импульсов разрешения записи и считывания блока 24 управления предназначен для управлечия записью количества сбоев (ошибок) и показаний счетчика 21 меток 45 времени в блок 22 оперативной памяти, а также для управления считыванием информации иэ блока 22 оперативной памяти при ее вводе в вычислительный блок 26.

При записи и считывании информации в блоке 22 оперативной памяти необходимо сформировать напряжения на выходах разрешения считывания сегментов оперативной памяти и выходе разрешения записи в соответствии с таблицей, представленной на фиг.20.

Исходным напряжением для формирования напряжения разрешения записи

1 Е уровня "0 является импульс разрешения записи информации со счетчиков сбоев в блок оперативной памяти (фиг.18г). Импульс разрешения записи WE поступает одновременно на входы разрешения записи WE всех элементов памяти 120-127, блока 22 оперативной памяти. При записи количества ошибок и меток времени напряжение импульса записи изменяется от состояния

"!" до состояния "0" (фиг.18д), и формируется при следующих условиях: напряжение на выходе дешифратора 90 (фиг.18а) соответствует состоянию

"1" (нет адресной комбинации ввода), соответственно инверсное напряжение на выходе инвертора 92 дешифратора 90 равно нулю (фиг.18б) признак ненулевого результата на выходе блока суммирования равен 1" (фиг.!8в). При этом формируется импульс разрешения записи WE (фиг. 18ä), поступающий в олок 22 оперативной памяти. Напряжения разрешения считывания RE равны нулю из-за того, что прн записи информации и блок 22 напряжение на входе (фиг.18б) равно нулю. При этом напряжения на выходе все:; элементов И 116-119 равны нулю (фиг.18е, ж,з,и) .

При вводе информации в вычислительный блок напряжение на выходе

132, поступающее на входы разрешения записи WE элементов 1 20-) 27 бло11 ка 22 соответствует уровню т.е. запись информации в блок 22 запрещена. На выходах последовательно во времени появляется нулевой уровень напряжения во время действия адресной комбинации ввода на адресной магистрали вычислительного блока 26 (фиг..!9е,ж,э,и), что приводит к последовательноМУ считыванию из микросхем первого сегмента, второго сегмента, а также третьего и четвертого сегментов блока 22 оператинной памяти. Сегменты включены по схеме МОНТАЖНОЕ ИЛИ на общие нагрузки — резисторы 128-135, информация с которых снимается на шину ввода вычислительного блока 26 в инвертированном виде с помощью схемы ввода, содержащей инверторы 1 28, элементы

И-НЕ 129, стробируемые по входу напряжением (фиг.14к) с выхода элемента И 98.

Рассмотрим два характерных случая работы предлагаемого устройства с

1540025

20 использованием временных диаграмм фиг.2. Из импульсов меток генератора 23 меток времени (фиг,2а) в блоке 27 формирования интервалов .счета вырабатывается напряжение коммута5 ции счетчиков (фиг.2б), а также появляющиеся последовательно во времени импульсы разрешения записи содержимого выходов суммирующего блока 20 в блок 22 оперативной памяти (фиг.2в), импульсы опроса переполнения счетчика 104 адреса блока 22 оперативной памяти (фиг.2г), импульсы приращения содержимого счетчика

104 адреса блока 22 оперативной памяти (фиг.2д). Левая половина временных диаграмм фиг.2 иллюстрирует случай, когда производится подсчет ошибок в первом блоке 17 счетчиков и одновременно в суммирующем блоке

20 производится проверка содержимого второго блока 18 счетчиков. При этом получено нулевое значение признака результата, что свидетельствует 25 об отсутствии сбоев при их регистрации вторым блоком 18 счетчиков. Это приводит к тому, что содержимое счетчика 104 адреса не изменяется, а импульс разрешения записи не фор- 30 мируется, т. е. нулевой результат подсчета количества, сбоев не записывается в блок 22 оперативной памяти (фиг.2е) .

Правая половина временных диа35 грамм фиг.2 иллюстрирует случай, когда производится подсчет сбоев (ошибок) во втором блоке 18 счетчиков. При проверке результатов одсчета ошибок в первом блоке 17 счетчиков получен ненулевой признак результата(фиг.2ж) на выходе признака результата суммирующего блока 20. Действие импульсов разрешения записи (фиг.2в) и признака результата (фиг.2ж) приводит к записи содержи мого суммирующего блока 20 и счетчика 21 меток времени в память блока

22 оперативной памяти по текущему адресу, указываемому счетчиком 1 04, благодаря тому, что формируется импульс разрешения записи (фиг.l8a). Допустим, что этот адрес, максимален.

Тогда формируется импульс прерывания вычислительного блока 26 (фиг.16a), показанный на фиг.2з, что в свою очередь, приводит к формированию адресного импульса (фиг.2и) и вводу со|держимого элементов 120-127 памяти блока 22 оперативной памяти в о1теративную память вычислительного блока

26. Указанный ввод завершается до начала следующего полупериода импульсов коммутации (фиг,2б). Обмен информацией между блоком 22 оперативной памяти и вычислительным блоком 26 происходит тем реже, чем больше емкость оперативной памяти блока 22. З остальное время, свободное от обмена информацией, вычислительный блок 26 производит обработку полученных результатов измерений.

Формула и з о б р е т е н и я

1 . Устройство для контроля сбоев псевдослучайного испытательного сиг I нала, содержащее блок интегрирования, генератор псевдослучайного сигнала, последовательно соециненные генератор тактовой частоты и входной коммутатор, последовательно соединенные блок формирования интервалов счетаи первый блок счетчиков, последовательно соединенные первый основной сумматор по модулю два и первый D-триггер, последовательно соединенные второй основной сумматор по модулю два и второй D-триггер, последовательно соединенные первый блок задержки и первый дополнительный сумматор по модулю два, последовательно соединенные второй блок задержки и второй дополнительный сумматор по модулю два, последовательно соединенные генератор меток времени и счетчик меток времени, последовательно соединенные вычислительный блок и блок индикации, второй блок счетчиков, блок управления, выход сброса которого подклочен к:входам сброса блока формирования

Iинтервалов счета и счетчика меток времени, первые входы первого и второго основных сумматоров по модулю два соединены с соответствующими выходами генератора псевдослучайного сигнала, второй выход генератора тактовой частоты подключен к второму уп,равляющему входу входного коммутатора и синхронизирующим входам генератора псевдослучайного сигнала, первого и второго D-триггеров и первого и второго блоков задержки, тактовый вход блоха формиррвания ин-, тервалов счета соединен с выходом генератора меток времени, первый выход входного коммутатора подключен

21

t 540025

22 к второму входу второго основного сумматора по модулю два. и к сигналь-ному входу второго блока задержки, второй выход входного коммутатора

5 подключен к второму входу первого основкого сумматора по модулю два и к сигнальному входу первого блока задержки, выходы первого и второго

D-триггеров подключены соответственно к вторым входам первого и второго дополнительных сумматоров по модулю два, выходы которых подключены к соответствующим входам генератора псевдослучайного сигнала, выход первого основного сумматора по модулю два подключен к входу блока интегрирования, выход которого подключен к вхо,цам сброса первого и второго D-триггеров, адресные выходы, выход запро- 20 са и вход приема синхроимпульса вычислительного блока соединены соответственно с адресными входами, входом запроса и выходом синхроимпульса блока управления, о т л и ч а ю — 25 щ е е с я тем, что, с цельк повышения точности контроля путем обеспечения непрерывности измерений, сокрашения времени измерений и обработки результатов, в него введены g(} первый коммутатор, соединенные после— довательно второй коммутатор, суммирующий блок и блок оперативной памяти, блок фиксации переполнения, выхоц прерывания блока управления соединен с входом прерывания вычислительного блока, выход блока интегрирования соединен с входом запрета блока формирования интервалов счета, тактовый вход первого коммутатора соединен с вторым выходом генератора .тактовой частоты, выход сброса блока управления подключен к входу сброса генератора меток времени, выход стробировакия информа- ции, выходы адресной шины, выходы разрешения считывания сегментов оперативной памяти, выход разрешения записи блока управления подключены соответственно к входу стробирования информации входам адресной шины, входам разрешения считывания сегментов оперативной памяти и входу разрешения записи блока оперативной памяти, вход фиксации переполнения и икформаци55 онные выходы которого подключены соот ветственно к выходу блока фиксации лереполнения и входам информационной шины вычислительного блока, информациокные выходы счетчика меток времени соединены с входами регистрации времени блока оперативной памяти, выход признака ненулевого результата суммирующего блока соединен с входом приема признака ненулевого результата блока управления, вход разрешения записи, вход опроса, вход приращения адреса блока управления подключены соответственно к выходам разрешения записи, опроса и приращения адреса блока формирования интервалов счета, первый и второй выходы управления коммутацией которого подключены соответственно к первому и второму входам управления первого коммутатора, второго коммутатора и блока фиксаьии переполнения, выходы сброса блока формирования интервалов счета соединены соответственно с входом сброса второго блока счетчиков, с первым и вторым входами сброса блока фиксации переполнения, к входам приема сигналов переполнения которого подклю— чены соответствующие выходы переполнения первого и второго блскоп счетчиков, счетные входы которых подклк1— чены к соответствующим выходам пер вого коммутатора, а информационные выходы подключекы к соответствующHM входам второго коммутатора, выходы первого и второго D-триггеров подклю" чены к соответствующим сигнальным входам первого коммутатора, а третий вход входного коммутатора соединен с входом генератора тактовой частоты и является входом устройства.

2. Устройство по п. l о т л и— ч а ю щ е е с я тем, что блок формирования интервалов счета содержит со единенные последовательно D-триггер, первый элемент И и первый элемент

ИЛИ, соединенные последавателъка первый,второй, третий, четвертый элементы задержки, второй элемент И и второ-:" элемент ИЛИ, причем выход четвертого элемента задержки соединен с вторым входом первого элемента И, вход первогоо элемента задержки с оединек с в ход« 1 синхронизации D-триггера и является тактовым входом блока формирования интервалов счета, второй вход второго элемента И соединек с прямым выходом D-триггера и являешься первым выходом управления коммутацией блока формирования интервалов счета, вторые входы первого и второго элементов ИЛИ соединены и являются входом

23

24

1540025 запрета блока формирования интервалов счета, третьи входы первого и второго элементов ИЛИ соединены и являются входом сброса блока формирования интервалОв счета, инверсный выход D-триггера соединен с его .D-входом и является вторым выходом управ ления коммутацией блока формирования интервалов счета, а выходы пер- 1О вого и второго элементов ИЛИ, первого, второго и третьего элементов за держки являются соответственно выходами сброса,,выходами разрешения записи, опроса, приращения адреса бло. ка формирования интервалов счета.

3. Устройство по п. 1, о т л и— чающее ся тем, чтоблокуправления содержит блок формирования 20 адреса оперативной памяти и блок формирования импульсов разрешения записи и считывания, соединенные последовательно, блок формирования синхроимпульсов периферии и сброса, выход сброса которого соединен с входом сброса блока формирования адреса оперативной памяти и является выходом сброса блока управления, причем выход приращения адреса онератив- З0 ной памяти блока формирования синхроимпульса периферии и сброса, а также выход прямого напряжения адреса ввода и выход инверсного напряжения адреса ввода соединены соответственно с 35 входом приращения адреса оперативной памяти блока формирования адреса оперативной памяти, входами прямого и инверсного напряжений адреса ввода блока формирования импульсов разрешения записи и считывания, входы приема признака ненулевого результата блока формирования адреса оперативной памяти и блока формирования импульсов разрешения записи и считывания соединены и являются входом приема признака ненулевого результата блока управления, вход опроса переполнения счетчика адреса оперативной памяти, вход приращения, выход прерывания и выходы адресной шины блока формирования адреса оперативной памяти являются соответственно входом опроса, входом приращения адреса, выходом прерывания и выходами адресной шины блока управления, адресные вхоцы, вход запроса, выход стробирования, выход синхро° импульса блока формирования синхроимпульса .периферии и сброса являются соответственно адресными выходами, входом запроса, выходом стробирования и выходом синхроимпульса блока управления, а вход и выход разрешения записи и выходы разрешения считывания сегментов оперативной памяти блока формирования импульсов разрешения записи и считывания являются соответственно входом и выходом разрешения записи и выходами разрешения считывания сегментов оперативной памяти блока управления.

1510025

Подсчет оаиоок о группе счеечикоВ йрЯерт содержи

E-8 еруппы счеая

v С

fbdcvem ошиоок оо |-и ппе счеечико8 ро ерка содержичщо f-й Рцпл счв чикоВ

Иод яблок Оп, npoPdpка лерепр неям сцея чика адрвш йат W ье рыбанив Анисой легьнэго 4юл-у сфж счеачию8 f- г ™уот, Яодсодержи. gy Ц7 б ИК Awceиакмьного йта

-Фиг. Е

l5400?5

1540025

Фие. б

1540025

1540025

Фиа Q

1540025

Счйа оомие из ЕЮ 80И Юычисг. Ьжа

Рормир. од .60П при Записи cvd8 к.сцнми . &ова

1540025 иг Ч

1540025

Составитель A.Сеселкин

Техред A. Кравчук Корректор М.Шароши

Редактор Л. Пчолинская

Заказ 232 Тираж 508 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 101