Запоминающее устройство с произвольной выборкой

 

Изобретение относится к вычислительной технике и может быть использовано в технике микроЭВМ при сопряжении 8-разрядного микропроцессора с 16-разрядными абонентами. Цель изобретения - повышение быстродействия. Устройство содержит блок 1 контролера, блок 2 управления, блок 3 шинных формирователей, мультиплексоры 4 и 5, блок 6 памяти, блок 11 адресации и блок 12 формирования адреса. Доступ 8-разрядного микропроцессора к устройству осуществляется по шинам 7, 8 и 9. Устройство позволяет обмениваться информацией системной памяти микропроцессора с блоком 6 памяти. За один цикл подготовки блока 1 контроллера возможна передача до 16 Кбайт информации между системной памятью микропроцессора и блоком 6 памяти. 5 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (5 t) 5 G 06 F 12/06

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ ф

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4450609/24-24 (22) 28.06 ° 88 (46) 07.03.90. Бюл. 9 9 (71)Львовский политехнический институт им. Ленинского комсомола (72) И,Б. Боженко, О.К. Мешков и П,А. Кондратов (53) 621 .325(088.8) (56) Хвощ С.Т. и др. Микропроцессоры и микроЭВМ в системах автоматического управления. — Л.: Машиностроение, 1987, с. 65-77, 85-95.

Полупроводниковые запоминающие устройства и их применение./Под ред.

А..Ю. Гордонова. — M.: Радио и связь, 1981, с. 344..

Авторское свидетельство СССР

Ф 1345202, кл. G 06 F 12/06, 1986, (54) ЗАПОМИИА10ЩЕЕ УСТРОЙСТВО С ПРОИЗВОЛЬНОЙ ВЬЖОРКОЙ..SU„„1548790 А 1

2 (57) Изобретение относится к вычислительной технике и может быть использовано в технике микроЭВМ при сопряжении 8-разрядного микропроцессора с 16-разрядными абонентами. Цель изобретения — повышение быстродействия.

Устройство содержит блок контроллера, блок 2 управления, блок 3 шинных формирователей, мультиплексоры 4 и 5, блок 6 памяти, блок 11 адресации и блок 12 формирования адреса. Доступ

8-разрядного микропроцессора к устройству осуществляется по шинам 7, 8 .и 9. Устройство позволяет обмениваться информацией системной памяти микропроцессора с блоком 6 памяти. 3a ° один цикл подготовки блока 1 контрол- В лера возможна передача до 16 Кбайт ин" рр фбрмации между системной памятью мик- М ропроцессора и блоком 6 памяти. 5 ил.

154Ь790

Изобретение относится к вычислительной технике и может быть использовано в технике микроЭВИ при сопряжении 8-разрядного микропроцессора с

16-разрядными абонентами.

Цель изобретения — повьш ение быстродействия.

На фиг. 1 представлена функциональная схема устройства; на фиг. 2 . блок адресации; на фиг. 3 — структурная схема блока управления; на фиг.4 блок контроллера; на фиг. 5 — временные диаграммы, поясняющие работу устройства, 15

Устройство содержит блок 1 контроллера, блок 2 управления, блок 3 шинных формирователей, первый 4 и второй 5 мультиплексоры, блок 6 памяти, процессорные шины 7-9 управления, данных и адреса, внутреннюю шину 10 адреса, блок 1\ адресации, блок 12 формирования адреса, информационные выход 13 и вход 14, вход 15 записи двухбайтного слова (3П2Б) .

Блок 11 адресации (фиг. 2) содержит первый 16 и второй 17 счетчики (СТХ и СТУ). Счетный вход первого счетчика 16 подключен к выходу 2.2 блока 1 контроллера, а вход установки — к выходу 2.6 блока 2 управления.

На младший разряд информационного входа счетчика 16 заведен уровень логического "0 . Вьгход 2.5 блока 2 заведен на старшие разряды информационного входа счетчика 16 и на информа- 35 ционный вход счетчика 17, причем на счетный вход и на вход установки счетчика 17 поступают соответствующие сигналы счета и установки с выхода

2,6 блока 2, 40

Блок 2 управления (фиг. 3) содержит дешифратор 18, программируемый периферийный адаптер (ППА) 19, компаратор 20, П-триггер 21, элемент ИЛИ 22, два элемента И 23 и 24,, три элемента

И-НЕ 25-27 и инвертор ?8. На адресные входы АО, Al ППА 19 подключены два младших разряда шины 9 адреса, следующие шесть разрядов которой соединены с входом дешифратора 18, выход которого подключен к входу выборки ВМ

19 для обмена по шине 8 данных с процессором. С шины 7 управления на

IIHA 19 поступают сигналы сброса (СБР), чтения устройства ввода-вывода (ЧтВВ) 55 и записи в устройство ввода-вывода (ЗпВВ), последний заводится также на первый вход элемента 22. Разряды канала А ППА 19 (КАО-КА7) поступают на информационный выход 2.5 блока 2. Разряды канала В ППА !9 (КВО-КВ7) соединены со старшими разрядами первого входа компаратора 20, младший разряд которого подключен к логической "1".

К второму входу компаратора 20 подключен информационный вход 2 ° 8 блока 2, младший разряд которого поступает также на первый вход элемента 26 и на вход инвертора 28. Разряды канала С ППА 19: KCO поступает на вход сброса триггера 21 и выход 2.7 блока 2; KCI на второй вход элемента 24;

КС2 является сигналом установки счетчика 17 и поступает на выход 2.6.блока 2; КСЗ,...,КС7 поступают на информационный выход 2 ° 9. Синхровход триггера 2.1 соединен с входом 2.2, первым входом элемента 25 и вторым входом элемента 22. Выход элемента 25 подключен к первому входу элемента 24 и выходу 2.6 и является сигналом инкремента счетчика 17. Вход 2.1 подключен к вторым входам элементов 26 и 27. Выход элемента 24 соединен с выходом 2.6 и является сигналом установки счетчика 16. Вход 2 ° 10 подключен к первому входу элемента 23, выход которого является выходом 2,11 управления.

Блок 1 контроллера (фиг. 4) содержит регистр адреса (РА) 29, дешифратор 30 и контроллер прямого доступа к системной памяти процессора (КПДП)

31. С шиной 7 управления соединены следующие выводы КПДП 31: входы сброс (СБР), готов (ГТ), подтверждение захвата шин (ПЗХ), тактовый(С); выходы чтения и записи системного запоминающего устройства (ЧтЗУ) и (ЗпЗУ), захват шин процессора (ЗХ); входы-выходы чтение и запись в устройства ввода-вывода (ЧтВВ) и ЗпВВ). С выхода

2.7 блока 2 поступает сигнал на вход запроса передачи 0-канала (ЗПД9)

КПДП 31. Выход разрешения передачи байта по О-каналу (РПДГ) КПДП 3! заводится на вход 2.2 блока 2. Выход дешифратора 30 подключен к входу вы- борки (BM) КПДП 31 для обмена по шине 8 данных с процессором. Выход строб(СТ) КПДП 31 соединен с синхровхоpoM PA 29, вход выборки (BK) которого заведен на выход запрета других устройств при захвате (ЗПТ) КПДП 31 и является входом 2.1 блока 2.

5 15487 щего байта последнего элемента фрагмента.

Устройство работает следующим образом.

При включении устройства микропроцессор (на фиг. 1 не приведен) по шине 7 управления устанавливает в течение нескольких тактов сигнал сброса по входам СБР КПДП 31 блока 1 и ППА 19 блока 2. При этом сигнал ЗПТ с выхода КПДП 31 принимает неактивное нулевое значение, поступает по входу 2.1 блока 2 на вторые входы элементов 26 и 27, сигналы с выходов которых поступают на входы выборки младших и старших байтов блока 6, устанавливая выборку 16-разрядного слова. Также сигнал ЗПТ отключает информационный вход и выход блока 3 от шины 8, выход блока 12 от шины 10, по управляющему входу мультиплексора 5 подключает 16-раз-" » рядный вход 14 к входу данных блока 6 памяти.

Затем при исполнении микропроцессором программы начальной загрузки каналы А, В и С ППА 19 блока 2 программи45 руются на режим "О, Вывод". При этом сбрасываются разряды канйла С КСО, КСЗ. ..КС7 и устанавливаются KCI

КС2.

Единичное значение выхода разреше" ния прямого доступа (РПДГ) (фиг. 5д)

КПДП 31 блока 1, поступающее по входу 2 ° 2 блока 2 управления на вход элемента ИЛИ 22, блокирует поступление сигнала с шины 7 через элемент 22 и единичное значение на выходе элемента 22 разрешает прохождение через элемент 23 на вход записи блока 6 памяти

На фиг. 5 обозначены: à - cnrltan готовности (ГТ) на входе ГТ КПДП 31; б — сигнал ЗПДД на выходе 2.7 блока 2 управления; в — запрос на захват шин микропроцессора с выхода ЗХ КПДП 31;

r — сигнал ПЗХ КПДП 31; д — сигнал

РПДО КПДП 31; е — сигнал ЭПВВ при захвате шин процессора КПДП 31; ж - сиг" нал на выходе компаратора 20 з — сиг10 нал на выходе триггера 21; и — выход элемента 25.

Дополнительно обозначены участки:

I — - вход КПДП 31 в режим захвата шин и передача младшего байта начального элемента фрагмента; II — передача старшего байта элемента конечного столбца фрагмента; III — передача младшего байта элемента начального столбца фрагмента; IV — передача стар- 20

90 6 сигнала записи двухбайтного слова (ЗП2Б) с входа 15 устройства.

Тем самым устройство, подключая входы 15, 10 14 и выход 13 к блоку 6 памяти, позволяет работать с 16-разрядными абонентами при отсутствии запросов на обмен с процессора. При этом младшие шестнадцать из двадцати одного разряда внутренней шины 10 адреса на адресном входе блока 6 адресуют 16-разрядное слово в странице, старшие пять разряцов единичными значениями одного из йих определяют одну из пяти используемых страниц.

Для обмена фрагментов массивов между системной памятью микропроцессора и блоком 6 памяти используется блок 1 контроллера. Его -КПДП 31 инициируется через разряд КСО ППА 19 по входу запроса прямого доступа (ЗПДф) на захват им шин 7-9 микропроцессора и обмен. Предварительно программируется используемый устройством 0-канал

КПДП 31, производится начальная установка счетчиков СТХ 16, СТУ 17. Далее в регистры КПДП 31 заносятся адрес хранения младшего байта первого элемента перемещаемого фрагмента в системном ЗУ микропроцессора, длина фрагмента в байтах (не более

l6 Кбайт), направление обмена; в регистре КВ ППА 19 помещается координата размещения правого крайнего столбца фрагмента в блоке 6 памяти; через регистр КА ППА 19 в СТУ 17 заносится координата УО левого верхнего элемента фрагмента в блоке 6 памяти сигналом по входу L, образованным сбросом и установкой разряда КС2 ППА 19; затем в регистр КА ППА 19 заносится координата ХО левого верхнего элемента фрагмента в блоке 6 памяти, а далее сигналом, полученным сбросом и установкой разряда КС1 ППА 19, проходящим через второй вход элемента 24 на вход 2.6 блока 2 управления, уста-. навливает по ходу Ь в старшие разряды 9-разрядного СТХ 16 указанный байт

XQ в младший разряд СТХ 16 заносится логический "0" °

Установкой одного из разрядов

КСЗ,...,КС7 устанавливается номер требуемой страницы блока 6 памяти (КСЗ=

=1 — соответствует 1-й странице, КС7 = 1 — соответствует 5-й странице). После указанных предварительных установок программно разрешается работа нулевого используемого канала

1548790

КПДП 31 и инициируется захват КПДП 3! шин процессора установкой разряда

КСО ППА 19, который по выходу 2.7 блока 2 поступает на вход ЗПДО

КПДП 31. Разряд КСО единичным значением разрешает также по входу сброса работу триггера 21 (фиг. 5б, участок

I).

Получив ЗПДО, КПДП 31 выдает микро-!О дроцессору запрос на сигнал ЗХ захва та шин (фиг, 5в, участок I) получив B ответ сигнал ПЗХ (фиг. 5 г, участок

Т), захватывает шины при условии уровня "1" на своем входе готовности (ГТ !5 (фиг. 5а, участок Т)!и начинает побайт:,ный обмен. При этом выставляется сиг нал (ЗПТ), который подключает выход, PA 29 к старшим восьми разрядам ши,ны 9, расширяя выдаваемый КПДП 31 мультиплексируемый адрес, по входу

1 2.1 разрешает формирование на элементах 26 и 27 сигналов выборки младшего и старшего байтов элементов, хранящихся в блоке 6 памяти. При этом сигнал 25 с выхода 2.3 управляет подключением соответствующего байта выхода блока 6 памяти к входу блока 3 через мульти,.плексор 4. Сигнал ЗПТ КПДП 31 подключает информационный вход-выход бло ка 3 к шине 8 данных, к шине 10 через

1, блок 15 16 младших адресов, формируе мых блоком адресации, и пять старших адресов, формируемых на КСЗ,...,КСI блока 2 управления. Направление пере35 ,дачи на выход с информационного входавыхода блока 3 определяется установкой сигнала ЧтВВ с КПДП 31. Причем в случае записи фрагмента в блок 6

КПДП 31 выдает сигналы ЧтЗУ, ЗПВВ (фиг. 5e), в случае чтения фрагмента из блока 6 памяти — ЗпЗУ, ЧтВВ. По форме сигналы ЗПВВ, ЗПЗУ идентичны.

Передача каждого байта подтверждается сигналом РПДО (фиг. 5д).

Расположение элементов перемещаемого фрагмента в выбранной странице блока 6 памяти определяется по горизонтали старшими восемью разрядами

9-разрядного СТХ 16, по вертикали— восемью разрядами СТУ 17 в блоке !1, 50

Выбор байта элемента определяется младшим разрядом СТХ 16 (АСО = 0 — соответствует младшему байту элемента).

Инкрементация счетчика 16 осуществляется по сигналу РПДО (фиг. 5д). Учас- 55 ток адресации старшего байта конечного столбца фрагмента индицируется уровнем "1" на выходе компаратора 20 (фиг. 5ж, участок II). Этот сигнал задерживается триггером 21 на один цикл обмена (фиг ° 5з, участок III) и формирует на выходе элемента 24 сигнал загрузки счетчика 16 и на выходе элемента 25 сигнал инкремента счетчика 17 (фиг. 5и, участок III). Тем самыми перед выдачей сигналов записи с КПДП 31 на счетчиках 16, !7 устанавливается адрес начального элемента следующей строки, По окончании обмена КПДП 3! снимает сигнал захвата шин процессора и предоставляет их ему (фиг. Зв, г, участок V). Вход ГТ КПДП 31 используется для дополнительной его синхронизации с системной памятью процессора. При нулевом значении сигнала ГТ на входе КПДП 31 он блокирует передачу элементов (фиг. 5, участок IV).

Таким образом, введение блоков адресации и формирования адреса дает возможность передачи прямоугольных фрагментов (не более 16 Кбайт) за один цикл подготовки КПДП 3, значительно повышает быстродействие устройства.

Ф о р м у л а и з о б р е т е н и я

Запоминающее устройство с произвольной выборкой, содержащее блок памяти, два мультиплексора, блок шинных формирователей и блок управления, информационный вход-выход блока шинных формирователей является информационным входом-выходом устройства, первый выход блока управления соединен с управляющим входом первого мультиплексора и входом выборки младшего байта блока памяти, второй выход блока управления соединен с входом выборки старшего байта блока памяти, выход первого мультиплексора соединен с информационным входом блока шинных формирователей, разряды младшего и старшего байтов выхода блока памяти соединены с первым и вторым информационными входами первого мультиплексора соответственно, третий выход блока управления соединен с входом записи блока памяти, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены блок контроллера блок адресации и блок формирования адреса, выход второго мультиплексора соединен с информационным входом блока памяти, выход блока шинных формирователей соединен с первым информационным входом второго мультиплексора, вы9 . 1148790 l0 ходы блока формирования адреса соединены с адресными входами устройства и блока памяти, первый выход блока контроллера соединен с первым управ5 ляющим входом блока управления, управляющим входом второго мультиплексора и входами выбора направления блока шинных формирователей и блока формирования адреса, второй выход бло.10 ка контроллера соединен с вторым управляющим входом блока управления и входом приращения адреса блока адресации, четвертый выход блока управления соединен с входом запроса прямого доступа блока контроллера, адресный вход-выход блока контроллера соединен с адресным входом-выходом устройства, адресный вход блока управления соединен с младшими разрядами адресного входа-выхода устройства, информационные входы-выходы блока контроллера и блока управления соединены с информационным входом-выходом устройства, управляющие входы-выходы 25 блока контроллера и блока управления соединены с управляющими входами-выходами устройства, третий управляющий вход блока управления является входом записи двухбайтного слова устройства, пятый выход блока управления соединен с информационным входом блока адресации, шестой выход блока управления соединен с первым информационным входом блока формирования адреса, первый выход блока адресации соединен с информационным входом блока управления, старшие разряды первого выхода и второй выход блока адресации соединены с вторым и третьим информационными входами блока формирования адреса соответственно, второй информационный вход второго мультиплексора является информационным входом устройства, выход блока памяти является информационным выходом устройства, линия сигнала чтения устройств ввода-вывода управляющего входа-выхода устройства соединена с входом разрешения работы блока шинных формирователей, седьмой выход блока управления соединен с входом счета и установки блока адресации.

) 548790

Составитель В. Бородин

Редактор А. Шандор Техред A. Кравчук Корректор Н. Ревская

Заказ 142 Тираж 558 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент, г. Ужгород, у

tt t l

У л Гага ина 101