Преобразователь кодов

 

Изобретение относится к вычислительной технике и позволяет расширить область применения преобразователя кодов путем преобразования кода Фибоначчи-1 в код "золотой"-1 пропорции. Преобразователь кодов содержит сдвигающие регистры 1 и 3, накапливающий сумматор 2, блок 4 управления, блок 7 маскирования и элемент ИЛИ 8 с соответствующими связями. Кодовые эквиваленты формируются согласно таблице кодовых эквивалентов путем сдвига старшего кодового эквивалента в сторону младших разрядов и маскирования при этом соответствующих разрядов. 1 з.п. ф-лы, 3 ил., 1 табл.

СОЮЗ СОВЕТСКИХ

СОЯ4АЛИСТИЧЕСНИ Х

РЕСПУЬЛИН (5!}5 Н 03 М 7/30

ГОСУДАРСТВЕННЫЙ HOMHTF T

ПО ИЗСЕРЕТЕНИЯМ И ОТИРЦТИНМ

ПРИ ГНИТ СССР

1 (21) 4457957/24-24 (22) 11.07.88 (46) 23.03.90. Ьюл. Р 11 ,(71) Специальное конструкторско-тех нологическое бюро "Модульн Винницкого политехнического института (72) И.B.Матюшенко, В.А.Лербаков и В.А.Палашевский (53) 681.3 (088.8) (56) Авторское свидетельство СССР

И 662933, кл. Н 03 М 7/30, 1976.

Авторское свидетельство СССР

М 960792., кл. H 03 М 7/30, 1980. (54} ПРЕОБРАЗОВАТЕЛЬ КОДОВ (57) Изобретение относится. к вьчис2 лительной. технике и позволяет расши рить область применения преобразователя кодов путем преобразования кода фибоначчи-1 в код "золотой"-1 пропорции. Преобразователь кодов содержит сдвигающие регистры 1 и 3, накапливающий сумматор 2, блок 4 управления, блок 7 маскирования и элемент И1!И 8 с соответствующими связями. Кодовые эквиваленты формируются согласно таблице кодовых.эквивалентов путем сдвига старшего кодового эквивалента в сторону младших разрядов и маскирования при этом соответствующих разрядов. 1 з.п. ф-лы, 3 ил. 1 табл.

1552380

Блок 4 управления является микропрограммным блоком управления.

Сдвигающие регистры 1 и 3 имеют разрядность соответственно п и 2п (и разрядность аргумента), тактовые входы С, входы V разрешения сдвига, Входы DP параллельной записи, входы DL последовательной записи и выходы разрядов.

Накапливающий сумматор 2 имеет разрядность 2п, является сумматором кодов золотой"-1 пропорции, его

55

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях, работающих в фибоначчиевой или "золотой" р-1 системах счисления.

Цель изобретения — расширение области применения путем преобразования кода фибоначчи-1 в код "золотой"-1 пропорции.

На фиг,! изображена схема преобразователя кодов; на фиг.2 - схема блока маскирования; на фиг.3 — диаграмма алгоритма работы преобразователя кодов. 15

Преобразователь (фиг. 1) содержит первый сдвигающий регистр 1, накапливающий сумматор 2, второй сдвигающий регистр 3, блок 4 управления, вход 5 аргумента преобразователя, вы- 20 ход 6 результата преобразователя, блок 7 маскирования, элемент ИЛИ 8, вход 9 начальной установки преобразователя, вход 10 запуска преобразователя, тактовый вход 11 преобразова- 25 теля, выход 12 готовности преобразователя, вход 13 нулевого потенциала преобразователя, вход 14 константы преобразователя.

Блок 7 маскирования (фиг.2) содер- gp жит сдвигающий регистр 15, триггер

16, группу элементов И 17, группу элементов ИЛИ 18, преобразователь

19 унитарного кода в единичный код, вход 20.единичного потенциала преобразователя.

В диаграмме алгоритма (фиг.3) использованы следующие обозначения:

RT, ST, РТ вЂ” соответственно входы начальной установки, запуска и так- 40 тового блока 4 управления; V1 С1, V2, С2, F2 — соответственно с первого по пятый выходы блока 4 управления; Q„, F1, P — соответственно с первого по третий входы условия бло- 4g ка 4 управления.

1 (n+1)-й разряд имеет единичный вес.

Накапливающий сумматор 2 может быть выполнен, например, на основе параллельных сумматоров кодов фибоначчи и имеет вход К сброса, тактовый вход С, вход V разрешения, информационный вход D, выход 0 суммы и выход F признака окончания суммирования.

На вход 14 преобразователя поступает значение Z кодового эквивалента веса старшего разряда аргумента

X. Блок 7 маскирования имеет информационный вход D, выход Ч, тактовый вход С, вход сброса R и вход V задания режима.

Разрядность сдвигающего регистра

15 (фиг.2) равна п/2. Разрядность преобразователя 19 унитарного кода в единичный код равна n/2. В группах элементов И 17 и ИЛИ 18 - соответственно п и n/2 элементов.

Принцип работы преобразователя кодов основан на последовательном формировании кодовых эквивалентов весов разрядов входа аргумента устройства, синхронного определения значности разрядов кода аргумента и суммирования соответствующих кодовых эквивалентов на накапливающем сумматоре. Причем исходным кодовым эквивалентом является кодовый эквивалент старшего разряда входа аргумента устройства. Последующие кодовые.. эквиваленты формируются путем сдвига исходного кодового эквивалента и его соответствующего маскирования до получения требуемого значения в соо+ ветствии с таблицей соответствия входный и выходных кодов преобразователя, в которой К - показатель степени веса соответствующего разряда с в коде "золотой"-1 пропорции„ (1) — вес 1-го разряда кода фибоначчи-1. Производится маскирование нулями, только разрядов с отрицательными степенями Ы, при этом в кодовых эквивалентах четных разрядов входного кода ((1) производится установка разряда ос кодового эквивалента в единичное состояние, если — (ki< за кончилос ь HB разряде °

Преобра зова тель (фиг. 1) работает следующим образом.

Установка исходного состояния осуществляется по входу 9 одиночным импульсом (ОИ) положительной полярности RTOH (фиг.3). При этом блок

5 15

4 управления устанавливается в исходное состояние (вершина 1, 2), накаг.ливающий сумматор 2 и регистр 15 блока 7 маскирования. обнуляются.

При поступлении на вход ST одиночного импульса (ОИ) положительной полярности блок 4 управления вырабатывает одиночный импульс (ОИ) по входу С 1, по которому осуществляется запись преобразуемого кода Х в ре;, гистр 1 и кодового эквивалента в регистр 3 (вершина 4), На следующем такте блок .4 управления вырабатывает сигнал Ч1=1 и переходит к анализу сигнала P (признак равенства нулю регистра 1 (вершина 5, 6)). Если Р=О,, то блок 4 управления вырабатывает сигнал F2--1, конец преобразования (вершина 7) и переходит в режим ожидания сигнала ST (вершина 3).

Если P=l, то блок 4 управления ана лизирует сигнал Q„ (старший разряд регистра 1), при Q„=-О блок 4 управления вырабатывает одиночный импульс

Сl=ОИ (вершина 12), по которому осуществляется сдвиг в регистре 1 в сторону старших разрядов, а в регистре 3 " в сторону младших разрядов.

Сигнал Ч1=1 снимает блокировку с триггера 16 блока 7 маскирования и одновременно со сдвигом информации в регистрах 1 и 3 происходит сдвиг информации в регистре 15 в сторону старших разрядов. В дальнейшем сдвиг информации в регистре 15 происходит по каждому второму импульму Сl=ОИ.

При Q 1 по сигналу блока 4 управления С2=0И (вершина 9) происходит запись в сумматор 2 содержимого регистра 3,промаскированного в блоке

7 маскирования, а по сигналам Ч2=1, С2=0И (вершина 10) - выполнение операции суммирования в сумматоре 2, после чего блок 4 управления анали-зирует сигнал F — конец суммирования.

Если F1=0 (процесс суммирования не закончен), блок 4 управления повторно вырабатывает сигналы V2=1 С2=0И (вершина 10). Если F-=1, блок 4 управления осуществляет сдвиг в регистрах

1, 2, 15 по сигналам V1=1, Сl=ОИ (вершина 12). Преобразование осущест вляется до тех пор, пока сигнал P не станет равным нулю — проанализированы все значащие разряды аргумента (вершина 6).

Блок 7 маскирования работает следующим образом (фиг.2).

52380 разователя 19 унитарного кода s единичный код в кодовых эквивалентах с нечетным порядковым номером в таблице накладывается на логическую еди50 ницу, имеющуюся в соответствующем разряде регистра 3, и не искажает данный кодовый эквивалент.

В кодовых эквивалентах с четным

;порядковым йомером согласно таблице в группе эквивалентов ИЛИ 18 преобВ результате начальной установки устройства регистр 15 обнуляется и на его инверсных выходах устанавливается и/2-разрядный унитарный код.

На время параллельной записи кодового эквивалента Z в регистр 3 и преобразуемого кода X в регистр 1 управляющий сигнал Ч1=0 блокирует !

О триггер 16 в нулевом состоянии, таким образом сохраняя единичное состояние разрядов выхода регистра 15.

Поэтому кодовый эквивалент веса старшего разряда информационного

)5 входа устройства не маскируется, а логическая единица, формируемая преобразователем 19 унитарного кода в единичный код в его младшем разряде, суммируется по ИЛИ с имеющей20 ся логической единицей в разряде кодового эквивалента и не искажает последний.

При появлении сигнала блока 4 уп-. равления Чl=! разрешается счет триг25 геру.16, по первому (в дальнейшем по каждому нечетному) импульсу Сl=

=ОИ производится сдвиг информации в регистре 15.

При подаче на вход последователь3Q ной записи DL регистра 15 логической единицы при сдвиге в сторону старших разрядов в младшие разряды его инверсного выхода выдвигаются нули, которые в группе элементов И tj иаскируют пары соответствующих младших разрядов кодового эквивалента.

Например, при Формировании кодовых эквивалентов "l5", "14" иэ старшего кодового эквивалента "16" сог4О ласно таблице маскируются разряды сС и 4, что и выполняется за

-(б лз счет записи первого нуля в младший разряд регистра 15 по первому импульсу Сl=ОИ после появления V!=1.

4Б Третий импульс Сl=ОИ обеспечит маскирование разрядов еС б ...О, пятый — разрядов oC ...о " и т,д, Значащая единица на выходе преоб1552380

35 разователь !9 добавляет требуемую логическую единицу в соответствующем разряде.

Например, в кодовом эквиваленте н14н граница маскирования находится между разрядами eL и о и

-15 — 14 преобразователь 19 формирует логи— 1Ф ческую единицу в разряде М, а в кодовом эквиваленте "12" — в разря1 це о формула изобретения

1. Преобразователь кодов, содержащий первый и второй сдвигающие

Регистры, накапливающий сумматор, блок управления и блок маскирования, причем входы начальной установки и запуска преобразователя, тактовый вход преобразователя соединены с соответствующими входами блока управ- 20 .пения, первый и второй выходы которого соединены соответственно с входом задания режима и с тактовым входом блока маскирования, выходы разрядов которого соединены соответствен-25 но с входами младших разрядов информационного входа накапливающего сумматора, выход старшего разряда первого сдвигающего регистра соединен с первым входом условия блока управ- 30 ления, отличающийся тем, что, с целью расширения области применения путем преобразования кода фибоначчи-1 в код "золотой"-1 пропорции, он содержит элемент ИЛИ, причем первый выход блока управления соединен с входами разрешения сдвига первого и второго сдвигающих регистров, тактовые входы которых объединены и соединены с вторым вы- 40 ходом блока управления, третий и четвертый выходы которого соединены с входом разрешения и с тактовым входом накапливающего сумматора соответственно, выход суммы и выход приз- 45 нака окончания суммирования которого соединены соответственно с выходом результата преобразователя и с вторым входом условия блока управления, пятый выход которого является выходом готовности преобразователя, вход начальной установки которого соеди- нен с входами сброса накапливающего сумматора и блока маскирования, входы разрядов информационного входа, которого соединены соответственно с выходами. младших разрядов второго сдвигающего регистра, выходы старших разрядов которых соединены соответственно с входами старших разрядов информационного входа накапливающего сумматора, вход аргумента преобразователя соединен с входом параллельной записи первого сдвигающего регистра, выходы разрядов которого соединены с соответствующими входами элемента ИЛИ, выход которого соединен с третьим входом условия блока управления, вход константы преобразователя соединен с входом параллельной записи второго сдвигающего регистра, вход последовательной записи которого соединен с входом последовательной записи первого сдвигающего регистра и с входом нулевого потенциала преобразователя, 2, Преобразователь по п.1, о т л и ч а ю шийся тем, что блок маскирования содержит сдвигающий регистр, триггер, группу элементов

И, преобразователь унитарного кода в единичный код и группу элементов

ИЛИ, причем тактовый вход и вход задания режима блока маскирования соединены соответственно со счетным входом и инверсным входом установки в 0" триггера, выход которого соединен с тактовым входом сдвигающего регистра, вход последовательной записи и вход сброса которого соединены соответственно с входом единичного потенциала преобразователя и с входом сброса блока маскирования, входы разрядов информационного входа которого соединены с первыми входами элементов И группы, инверсные выходы разрядов сдвигающего регистра соединены соответственно с входами старших, разрядов преобразователя унитарного кода в единичный код, вход младшего разряда которого соединен с входом нулевого потенциала преобразователя, инверсный выход i†- го (i=1, n/2, п — разрядность аргумента) разряда сдвигающего регистра соединен с вторыми входами (2i-1)-го и

2i-ãî элементов И группы, выходы четных элементов И группы и выходы разрядов преобразователя унитарного кода в единичный код соединены соответственно с первыми и вторыми входами соответствующих элементов ИЛИ группы, выходы которых и выходы нечетных элементов И группы являются соответственно выходами четных и нечетных разрядов выхода блока маскирования.

)552380

I "О I

1 I

1 I

I 1

I 1

I (Л 1

I 3

1 I 1

3 3

1 I

1 -Ф I

1 I

I 1 1

3 3

l I ! М I

1 I

1 1 1

1 1

I I

СЧ I

I 1

1 I I 1

I 1

I I

I 1

3 I ! 1

I О I

I I

I 1 I ! — — — — -3

I О Ъ

I I 1

3 — — — -!

I I

I СО I

1 1 1 (1 1

1 Л I ! 1 1 1

I I

I О 1

1 1

I 1

1 LA 1

1 I 1

I I

1 .сС 1

1 1 1

1 1

1 М I

1 I

3 — — 3

I 1

1 (Ч I

1 1 I

1 1

1 I

I 1 I

I l

1 I

1 1

1 I

1 сЧ 1

1 3

1 1

I М 1

1 1

) 1

I I

I I

I LIL

l l

1 I сО 1

II

I 1

1 I

1 —.—.— -3

I 1

CO I

1 — — — 3

I I

1 О 1

1 3

1 I

1 О I

1 — — — I

1 I

1 1

3 I

i — I

1 1

I !3 1

I I

1 Ч

I 1 ! М 1

I I

I I

1 1 1 -Ф 1

1 1

3 — - — — —

1 1

3(б

1 1

I 1

1 1

1 О 1

I 1

1 4

I

О

I

O 1

1 о с!в

-«с! о о

I

ОО ОО

1 о ос! о

OO-OOO1

ОЮС(ОOО

I! оо ос»о с»О

ООО ОООО(I

ОООООООО I

О ОО ОО О О О О I

ОООООО ОООО

ОООООО ОООО!

О ОООООООООО(!

ОOOODOODDOOD I

ООООООООООО I!

ООООООС(ОО«С(1

ООООООООО I

ООООООООО!

ООО ООО ОО I

ООО ОООО!

ООООЮО I

ОDОООО

DОООЮ1

ОООО I

ООО

«ОЮО I

О О 1

О I

1

1

I! 1

Д МЛО Лсб !

М --». (Сб I((W М Л СО (Сб

СЧ М L(3«3» - СЧ М (С!СО СЧ МЧ» Об .(б

О СЧ М-Т LA О 1 сч м-т ссб ч» лсо аб»

1552389

Составитель А.Клюев

Редактор A.Hoòûëü Техред Л.Сердюкова Корректор Н.Король

Заказ 341 Тираж 657 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, И-35, Рауаская наб., д. 4/5

Производственно-издательский комбинат Патент, г. Ужгород, ул. Гагарина,101