Устройство декодирования тональных сигналов

 

Изобретение относится к радиосвязи. Цель изобретения - повышение помехоустойчивости с одновременным увеличением числа декодируемых частот. Устройство содержит фильтр 1, компаратор 2, делитель 3 частоты, счетчики 4, 5 и 6, блок 7 вычисления кода длительности входного сигнала, коммутаторы 8 и 9, блок 10 постоянной памяти, блок 11 оперативной памяти, эл-т 12 задержки, регистр 13, дешифратор 14, сумматор 15, блок 16 сравнения двоичных кодов, распределитель 17, эл-ты И 18 и 19 и эл-ты ИЛИ 20 и 21. В данном устройстве процесс декодирования сигнала сводится к вычислению по поступлении фронта входного сигнала кодов длительности его периодов и сравнении этих кодов с допустимыми значениями, хранящимися в блоке 10 постоянной памяти. Данные этого блока путем обеспечения их изменения позволяют выбирать оптимальные х-ки устройства. Так как в данном устройстве распознавание принимаемой частоты производится сразу, то это сокращает время обработки и расширяет диапазон обрабатываемых частот. Устройство по п. 2 формулы отличается выполнением блока 7 вычисления. 1 з.п. ф-лы, 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛ ИСТИЧЕСНИХ

РЕСПУБЛИН (51)5 H 04 9/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

IlPH ГКНТ СССР

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ (21 ) 4477813/24-09 (22) 23. 08. 88 (46) 07.06.90. Вюл. К- 21 (72) В.Ф.Калиниченко, В,А.Волонин и А.В.Попов (53) 621.395.632 (088.8) (56) Авторское свидетельство СССР

У 1160614, кл. Н 04 Q 9/00, 1983.

„„SU „„1570034 A 1

2 (54) УСТРР лСТВО ДЕКОДИРОВАНИЯ ТОНАЛЬHhE СИГНАЛОВ (57) 1!эобретение относится к радиосвязи. 11ель иэ оберет ения — по вьппение помехоустойчивости с одновременным увеличением числа . декодируемых частот, Устройство содержит фильтр 1., компа157 0034

5

10 ратор 2, делитель 3 частоты, счетчики

4, 5 и 6, блок 7 вычисления кода длительности входного сигнала, коммутаторы 8 и 9, блок 10 постоянной памяти блок 11 оперативной памяти, эл-т 12 задержки, регистр 13, дешифратор 14, сумматор 15, блок 16 сравнения двоичных кодов, распределитель 17, эл-ты

И 18 и 19 и эл-ты ИЛИ 20 и 21. В данНом устройстве процесс декодирования сигнала сводится к вычислению по поСтуплении фронта входного сигнала коДов длительности ere периодов и сравИзобретение относится к радиосвязи и может бь|ть использовано для приема 20 тональных сигналов ряда заданных частот, в частности для приема данных, Передаваемых последовательньпм частотНым кодом.

Пель изобретения — повышение поме- 25 хоустойчивости с одновременным увеличением числа декодируемь|х частот.

На фиг. 1 приведена структурная

:хема устройства декодирования тональных частот,; на фиг. 2 — структурная 30 схема блока вычисления кода длительности входного сигнала; на фиг. 3 алгоритм работы декодера тональных .

Сигналов.

Устройство декодирования тональных сигналов содержит входной фильтр

l, компаратар 2, делитель 3 частоты, первьй 4, второй 5 и третий 6 счетчики, блок 7 вычисления када длительности входного сигнала, первый 8 и 40 второй 9 коммутаторы, блок 10 постоянной памяти 1,БПП), блок l l оперативной памяти БОЛ, элемент 12 задержки, выходной регистр 13, дешифратор 14, сумматор 15, блок 16 сравнения двоичньх кодов, распределитель 17, первый

l8 и второй 19 элементы И, первый 20 и второй 21 элементш ИЛИ. Блок 7 вычисления кода длительности входного сигнала содержит первый 22 и второй 5<>

23 триггеры, регистр 24 сдвига, пер.вый 25 и второй 26 счетчики, коммугатор 27, блок 28 оперативной памяти (E0TI) первый 29 и второй 30 блоки: вычитания, входной регистр 31.

Устройство работает слеДующим образом.

Счетчик 6, изменяя свое состояние с частотой выходного сигнала делитененни этих кодов с допустимыми значениями, хранящимися в блоке 1 0 постоянной памяти, Данные этого блока путем обеспечения их изменения позволяют выбирать оптимальные х-ки устройства, Так как в данном устройстве распознавание принимаемой частоты производится сразу, то это сокращает время обработки и расширяет диапазон обрабатываемых частот. Устройство по п.2 Формулы отличается выполнением блока 7 вычисления. 1 з.п. ф-лы, 3 ип. ля 3 частоты, определяет текущее время. Входной синусоидальный сигнал, прошедший через входной фильтр 1, улучшающий соотношение сигнал/шум, преобразуется компараторам 2 в прямоугольные импульсы, имеющие частоту входного сигнала. Ло каждому фронту сигнала на выходе компаратора 2 в блоке 7 вычисления производится вычисление кода длительности К (К-1), (К-2)...(К-О) периодов входного сигнала путем вычисления разности кодов счетчика 6 н момент фиксации поступления текущего периода входного сигнала и кодов, которые имел счетчик 6 ранее, на.К, (К-l), (K-2)...(К-О) периодов. Вычисленные таким образом коды длительности последовательно подаются на информационные входы блока 11, на адресные входы которого через первый коммутатор 8 с выхода блока 7 вычисления подаются коды, определяющие число периодов, для которых определена длительность. Сигналом логической

"1" с управляющего выхода блока 7 блок 11 оперативной памяти переводится в режим записи (для записи информации в БОП 11 необходимо, чтобь1 на его первом входе бып сигнал логического "Oп), После записи кодов длительности К, (К-l) .. ° (К-О) периодов входного сигнала БОЛ 11 сигналом логическогnr "О" с управляющего выхода блока 7 вычисления переводится в режим считывания. Адрес ячеек памяти

ВОЛ 11 при этом определяется счетчиком,5, так как первь|й коммутатор 8 при изменении сигнала на его управляюшем.входе устанавливается в состояние., при котором н, е"o выходы поступают сигналы с выходов счетчика 5.

70034 6

5 15

Счетчик 5 является реверсивным счетчиком с предустановкой, работающим в 1 режиме вычитания, По сигналу логической "1" íà его первом входе (входе установки) на выходах счетчика 5 устанавливается код числа К, определяющего максимальное число анализируемых периодов . При сигнале логического "О" на первом входе счетчика 5 по каждому фронту сигнала на его втором (такто-" вом) входе выходной код этого счетчика декрементируется.

В исходном состоянии на выходах счетчика 5 установлен код числа поэтому первоначально иэ блока 11 считывается код длительности К периодов входного сигнала, который через второй коммутатор 9 подается на первые адресные входы блока 10.

-Блок 1 О имеет две области памяти, обращение к первой из которой производится при сигнале логического "0" на его втором (адресном) входе, а к второй — при сигнале логической "1" на втором входе. В первой области записаны коды для первых адресных входов второй области БПП 10, с которых для каждой из декодируемых частот необходимо начинать считывать данные при проверке соответствия суммарной длительности К периодов сигнала той ипи иной частоты допустимым значениям (определенным областям адресных кодов на первых входах БПП 1О соот-ветствует запись на его.первой странице некоторых чисел, однозначно соответствующих декодируемым устройством частотам) . Во второй области БПП

10 хранятся данные, определяющие максимально допустимые длительности для каждой из проверяемых сумм в К, (К-1), (К-2)...(К-О) периодов. Начальный адрес для каждой из декодируемых частот, по которому во второй области БПЛ 1 О хранится код числа, бПределяющий максимально допустимую длительность К периодов, размещен в первой области БПП

1 О. Увеличение кода этого адреса на единицу при считывании данных из второй области дает на выходе БПП 1 О код числа минимально допустимой длительности К периодов. По следующему адресу хранится код максимально допустимой длительности (К-1) периодов, далее — код минимально допустимой длительности (К-1) периодов и т.д.

Элемент 12 задержки осуществляет инверсию управляющего сигнала блока

7 вичисления и его задержку: гри по1 явлении сигнала логического "0" на входе элемента 12 задержки на его вы-, /\. ходе в течение времени сохраняется сигнал логического "0" (время с должно быть равно суммарному времени, необходимому для считывания данных из

БОБ 11, времени задержки сигнала во втором коммутаторе 9 и времени задерж ки на считывание данных из БРП 10

Поэтому после перевода блока 11 в режим считывания первоначальное считывание данных производится с первой страницы блока 10. При этом определенной области кодов на первых входах

БПП 1 0 соответствует считывание с его первой страницы числа, однозначно определяющего начальный адрес проверки, 20 а следовательно, и саму декодируемую частоту, Причем для предварительного принятия решения о декодируемой частоте можно испольэовать только старшие разряды считываемого из БОП 11

25 кода длительности К периодов {то эк-, вивалентно делению числа, представленного на выходах блока 11 на 2, если не используется самый младший разряд выходного кода БОП 11, и на 4, 30 если не используется 2 младших разряда, и т.п.) . Предварительное принятие решения о принимаемой частоте без учета младших разрядов кода длительности

К периодов обеспечивает уменьшение

35 объема 1 ПГ 1О. Возникающая при этом погрешность в пределах допустимых отклонений суммарной длительности К периодов входного. сигнала устраняется при последующих проверках.

40 При появлении на выходе элемента

12 задержки сигнала логической "1 " выходной код блока 10 записывается в параллельный регистр 13. Коммутатор

9 устанавливается в состояние, лри

45 котором с первыми входами БПП 10 соединяется выход сумматора 15. Выходным сигналом логической "1" элемента 12 задержки разрешается и работа распределителя 17: при сигнале логической

50 "1" на его первом (управляющем) входе и сигнале логического "О" на его втором входе (P-входе) по йроцту сигнала на его третьем (тактовом) входе изменяются выходные сигналы распределитеss ля. Сумматор 15 осуществляет суммиро вание кодов, регистра 13 и первого счетчика 4, первоначально установленного в нулевое состояние. поэтому считывание данных из второй области

1570034

БПП 10 начинается с адреса, определяемого кодом регистра 13, Го этому адресу в БПЛ 10 хранится код, определяющий максимально допустимую длительность К периодов сигнала декоди5 руемой частоты. Проверка соответствия суммарной длительности нескольких периодов входного сигнала допустимому значению производится путем сравнения 1 блоком 1 6 сравнения числовых кодов, поступающих на его первые входы (с выхода блока 11.) и на вторые входы (с.выхода блока 1 0) . На первом выходе блока 16 сравнения двоичных кодов формируется сигнал логической "1", если число, представленное кодом на его вторых входах,.больше числа, представленного кодом на его вторых входах. На втором выходе блока 1 6 сравнения двоичных ходов сигнал логической "1" формируется в случае, если число, представленное кодом на первых входах блока 16, меньше числа, представленного кодом на его вторых входах.

Если суммарная длительность К периодов сигнала, определяемая кодом на первых входах блока 16 сравнения, меньше предельно допустимого значе- 30 ния, представленного кодом на вторых входах блока 16 сравнения, то на его первом выходе будет сигнал логического "0", что при появлении сигнала логической "1" на первом входе элемента И 18 не вызывает изменения уровня сигнала на выходе этого элемента. положительным фронтом сигнала .с первого выхода распределителя 17 через элемент

ИЛИ 20 счетчик 4 сигналом по его пер- 40 вому (счетному) входу переводится в состояние 001, При этом код на выходе сумматора 15 увеличивается на единицу. Так как выходы сумматора 15 через коммутатор 9 соединены с первыми вхо- 45 дами БПП 10, то навторые входы блока

16 сравнения поступает код, определяющий минимально допустимую длительность

К периодов сигнала декодируемой частоты, Если суммарная длительность K периодов сигнала, считываемая из БОП

11, больше минимально допустимого значения, то на втором выходе блока

1 6 сравнения будет сигнал логического "О" и при поступлении сигнала логической 1 на втором выходе распре11 11

55 делителя 17 состояние на выходе элемента И 19 не изменится. Счетчик 5 по фронту сигнала на втором выходе рас пределителя 17 изменяет состояния, Формируя на своем выходе код числа (К-1), что обеспечивает считывание из блока 11 кода числа, определяющего длительность (К-1) периода входного сигнала, Этот код аналогично описан-. ному сравнивается в блоке 16 сравнения с максимально и минимально допустимыми значениями, хранящимися во второй области БПП 1 О. После этого код счетчика 5 вновь декрементируется и производится проверка длительности (К-2) периодов и т.д. Если условия всех проверок выполняются (что соответствует установке на выходе счетчика 5 кода числа.К-(0+1), то на выходе дешифратора 14, являющемся тактовым выходом декодера, Формируется сигнал, свидетельствующий о приеме частоты, код которой установлен на информационных выходах декодера (выходах регистра 1 3) . Появление. сигнал логической "1" на тактовом выходе вызывает формирование сигнала логической "1" на выходе второго элемента ИЛИ 21, которым декодер .возвращается в исходное состояние: первый ° счетчик 4 и распределитель 17 по их вторым входам (Р-входам) сбрасываются, а реверсивный счетчик 5 переустанавливается. Формирование сигнала начальной установки на выходе второго элемента ИЛИ 21 происходит и в случае невыполнения одного из условий про-. верки: если суммарная длительность контролируемой суммы периодов больше предельно установленного значения, то на первом выходе блока 16 сравнения будет сигнал логической "1" в момент появления сигнала логической "1" на первом выходе распределителя 1 7, что вызовет сигнал логической "1" на выходе первого элемента И 18, а следовательно, и на выходе элемента ИЛИ

21. Если же суммарная длительность контроЛируемой суммы периодов меньше установленного. значения, то сигнал логической "1", приводящий к начальной установке декодера, формируется на выходе второго элемента И 19.

Формирование кода длительности входного сигнала осуществляется в блоке 7 вычисления следующим образом.

По фронту вь1ходного сигнала компаратора, поступаю1цего на вход счетчика

25; увеличивает код своего состояния, определяя тем самым порядковый номер периода входного сигнала. При этом

1570034

10 триггер 23 по тактовому входу устанавливается в нулевое состояние. Вы ход триггера 23 соединен с первым входом (P-входом) регистра 24 сдвига.

Поэтому по фронту сигнала, поступающего на тактовый вход регистра 24 сдвига, на его первом выходе (выходе первого разряда) устанавливается сигнал логическая "1", что обеспечивает запись в регистр 31 кода О, установленного на информационных входах и характеризующего состояние счетчика

6 в момент прихода фронта входного сигнала. Сигналом логической "1 " с 15 первого выхода регистра.24 сдвига

БОП 28 переводится в режим записи, коммутатор 27 устанавливается в состояние, при котором к первым (адресньи) входам блока 28 оперативной па- 20 мяти подключаются выходы первого счетчика 25. Это обеспечивает запись в БОЛ 28 по адресу, определяемому порядковым номером периода входного сигнала, выходного кода регистра 31, характеризующего текущее время прихода входного сигнала. По следующему фронту сигнала на тактовом входе сигнал логической "l." появляется на втором выходе регистра 24 сдвига, кото-.а 30

1 рым триггер 22 переустанавливается, формируя на управляющем выходе сигнал логической "1 " и разрешая работу второго (реверсивного) счетчика 26. Этим же сигналом триггер 23 по второму 5 входу (S âõîäó) устанавливается в единичное состояние, на выходах регистра 24 сдвига устанавливаются сигналы логического "0", БОП 28 переводится в режим считывания, а к его адресным 10 входам через коммутатор 27 подключаются выходы первого блока 29 вычитания.

На выходах блока 29 вычитания формируется разность кодов двух чисел: выходного кода счетчиков 25 и 26. На 45 выходе первого счетчика 25 установлен код порядкового номера периода вход.ного сигнала. В исходном состоянии на. выходах второго счетчика 26 установлен код числа К вЂ” максимального числа анализируемых периодов.. Поэтому на адресных входах БОП 28 формируется код номера периода входного сигнала, который был ранее на К периодах. Это обеспечивает считывание из БОП 28 ко-. да M счетчика 6; который он имел ранее на К периодах входного сигнала.

На выходе второго блока 30 вычитания формируется разность кодов (О - N) кодов счетчика 6 в моменты времени, разделенные К периодами анализируемого сигнала. Так как счетчик 6 работа1 ет с частотой f — — — а время викт ° т сации появления переднего фронта входного сигнала отмечается по состоянию счетчика 6, то величина (Π— М)f будет с точностью до,периода тактовой частоты определять длительность К периодов входного сигнала. Код длитель ности входного сигнала через информационные выходы выдается для записи во вней1нее устройство одновременно с Ко дом числа периодов, для которого он определен (для этого используются адресные выходы). Счетчик 26 работает в режиме вычитания, поэтому с каждым импульсом на его втором (тактовом) входе выходной код его будет последовательно декрементироваться, представляя на выходах коды чисел К, (К-1), (К-?) и т.п. Соответственно на других выходах будут. коды длительности К, (К-1), (К-2) периодов входного сигнала. При Формировании на втором BbIxo де счетчика 26 (выходе переноса) сигнала логической "1" триггер 22 по второму входу устанавливается в исходное состояние, что обеспечивает блокировку работы счетчика 26 и установку на его выходах кода чисел К.

На управляющем выходе формируется сигнал логического "О", что свидетельствует об окончании цикла вычисления анализируемых длительностей сигнала, Такчм образом, процесс декодирования сигнала (фиг. 3) сводится к вычислению по поступлении фронта входного сигнала кодов длительности его

К, (К-1), (К-2)...(К-О) периодов и сравнении этих кодов с допустимыми значениями, хранящимися в блоке 10 °

При этом за счет увеличения выходной частоты сигнала делителя 3 частоты .и постоянном значении полосы по срабатыванию .допустимые значения отклонения фронтов входного сигнала может достигать нескольких периодов сигнала делителя. Причем чем больше разность чисел, определяющих максимальную и минимальную суммарные длительности нескольких периодов, тем ближе форма частотной характеристики устройства к прямоугольной. Поэтому отклонение частоты сигнала в определенных пределах не приводит к изменению вероятности приема. Контроль же каждой сум1 57 0034

12 марной длительности нескольких периодов производится путем сравнения с двумя крайними допустимыми значениями вне зависимости от того, сколь велика

5 между ними разность, Это дает возможность увеличивать частоту делителя 3 и тем самым улучшать форму частотной характеристики декодера без увеличения времени, затрачиваемого на обработку. При этом полоса по срабатыванию определяется данными блока 10, что позволяет путем их изменения выбирать оптимальные характеристики устройства. 15

В предлагаемом устройстве распознавание принимаемой частоты производится сразу, что сокращает время об-работки и расширяет диапазон обрабатываемых частот. 20 .Формула из о брет ения

l . Устройство декодирования тональных сигналов, содержащее послецо- 25 вательно соединенные входной фильтр и компаратор, последовательно соединенные первый счетчик и сумматор, последователь.1о соединенные второй счетчик и дешифратор, вход делителя часто-30 ты соединен с соответствующим входом блока оперативной памяти и является тактовым входом устройства, а также первый и второй элементы И, первый элемент ИЛИ, блок постоянной памяти, выходной регистр и элемент задержки, о т л и ч а ю щ е е с я .тем, что, с целью повышения помехоустойчивости с одновременным увеличением числа декодируемых частот, введены блок вычис- 40 лейия кода длительности входного сиг- . нала, первый и второй коммутаторы, блок сравнения двоичных кодов, распределитель и второй элемент ИЛИ, при этом выход делителя частоты через 4 третий счетчик соединен с информационными входами блока вычисления кода длительности входного сигнала, к сигнальному входу которого подключен выход компаратора, информационные выходы блока вычисления кода длительности входного сигнала подключены к соответствующим входам блока оперативйой памяти, к адресным входам которого подключены соответствующие выходы блока вычисления кода длительности входного сигнала через первый коммутатор к другим входам которого подключены соответствующие выходы второго счетчика, а к управляющему входу первого коммутатора, входу элемента задержки и управляющему входу блока оперативной памяти подключен управляющий выход блока вычисления кода длительности входного сигнала, выходы блока оперативной памяти подключены к соответствующим входам второго коммутатора и блока сравнения двоичных кодов, к другим входам которого подключены выходы блока постоянной памяти и информационные входы выходного регистра, выходы которого через сумматор подключены к другим входам второго коммутатора, выходы которого соединены с входами блока постоянной памяти, тактовый вход которого соединен с тактовым входом выходного регистра, óïравляющим входом второго коммутатора, первым входом распределителя и подключен к выходу элемента задержки, первый выход распределителя подсоединен к первьм входам первого элемента

И и первого элемента ИЛИ, второй вход которого соединен с вторым выходом распределителя, первым входом второго счетчика и первым входом второго элемента И, второй вход которого соединен с первым выходом блока сравнения двоичных кодов, второй выход которого соединен с вторым входом первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, второй и третий входы которого соединены соответственно с выходом второго элемента И и с выходом дешифратора, первый вход первого счетчика соединен с выходом первого элемента ИЛИ, выход второго элемента ИЛИ соединен с вторыми входами первого и второго счетчиков и распределителя, тактовый вход которого соединен с тактовым входом блока вычисления кода длительности входного сигнала и входом делителя частоты.

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что блок вычисления кода длительности входного сигнала содержит последовательно соединенные первый счетчик, первый блок вычитания, коммутатор, блок оперативной памяти и второй блок вычитания, другие входы которого соединены с информационными входами бло-. ка оперативной памяти и выходами входного регистра, последовательно соединенные первый триггер и второй счет)570034 чик, выходы которого соединены с gpvгими выходами первого блока вычитания, и последовательно соединенные второй триггер и регистр сдвига, первый выход которого соединен с управляющим входом входного регистра, коммутатора и блока оперативной памяти, тактовый вход которого соединен с со:ответствующими входами регистра сдви- tð га и второго счетчика и является тактовым входом блока. вычисления кода длительности входного сигнала, первые входы первоro блока вычитания соединены с другими входами коммутатора> 15

I первый. вход первого счетчика соединен с первым входом второго триггера, второй вход которого соединен с вторым выходом регистра сдвига и первым входом первого триггера, второй вход которого соединен с вторым выходом второго счетчика, причем входы входного регистра, первый вход первого счетчика и второй вход второго счетчика являются соответственно информационными, сигнальным и тактовым входами блока вычисления кода длительности входного сигнала, информационными, адресными и управляющим выходами являются соответственно выходы второго блошка вычитания, второго счетчика и второй выход первого триггера.

1570034

Составитель Б,Евдокимова

Редактор Н.Лазаренко Техред Л.Сердюкова Корректор О.Билле

Чаказ 1460

Тираж 526

Подписное

ВНИИПИ Государственного комитета по изобретениям и открьггиям при ГКНТ СССР

113035„ Москва, Ж-35, Раушская наб., д. 4/5 производственно-издательский комбинат "Патент", г ° Ужгород, ул, Гагарина, 101