Многопроцессорная система с конвейерной архитектурой

 

Изобретение относится к вычислительной технике, в частности, для цифровой обработки сигналов. Цель изобретения - повышение быстродействия многопроцессорной системы с конвейерной архитектурой. Поставленная цель достигается тем, что многопроцессорная система с конвейерной архитектурой содержит процессор 1, N обрабатывающих ячеек, каждая из которых состоит из первого 2 и второго 3 оперативных запоминающих устройств, коммутатора 4 и процессора 5, и N дополнительных процессоров 6. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (11) А1 (51)5 G 06 F 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H A ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

3»

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

flQ ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4376984/24-24 (22) 08.02.88 (46) 30.06.90. Бюл. М 24

{72) С.В. Митрофанов, Н,Н. Митрофанова и Н.Е. Нагулин (53) 681.325(088.8) (56) Прангишвили И.В. Микропроцессоры и локальные сети микроЭВМ в распределительных системах. М.: Энергоатомиздат, 1985, с. 77, рис, 1.15.

Микропроцессорные средства и системы, 1986, У 6, с. 52, рис. 1б. (54) МНОГОПРОЦЕССОРНАЯ СИСТЕМА С КОНВЕЙЕРНОЙ АРХИТЕКТУРОЙ

2 (57) Изобретение относится к вычистельной технике, в частности, для цифровой обработки сигналов, Цель изобретения — повышение быстродействия многопроцессорной системы с конвейерной архитектурой. Поставленная цель достигается тем, что многопроцессорная система с конвейрной архитектурой содержит процессор i, n обрабатывающих ячеек, каждая из которых состоит из первого 2 и второго 3 опе. ративнмх запоминающих устройств, коммутатора 4 и процессора 5, и и дополнительных процессоров 6. 2 ил.! 575! 96

Изобретение относится к вычислительной технике, в частности к цифровой обработке сигналов, и может

1 быть использовано при разработке устройств для цифровой обработки сиг налов, систем управления высокодинамичными объектами и т.п °, где производительность и (или) надежность одной микроЭВМ недостаточна, а ис- !О пользование большой ЭВМ нежелательно или невозможно.

Целью изобретения является повышен яе быстродействия многопроцессорной системы с конвейерной архитектурой.

На фиг. 1 представлена структурная схема предлагаемого устройства;

HB фиг. 2 — структурная схема коммутатора.

Система содержит процессор 1, вход 2р

"Адрес-данные" которого является ин1 формационным входом системы и и обра,.батывающих ячеек, каждая иэ которых

;с стоит из двух оперативных запоминающих устройств 2 и 3 (ОЗУ), коммутатора 4 и процессора 5 ячейки и и дЬполнительных процессоров 6. Операт1 вные запоминающие устройства 2 и 3 реализованы на основе двухадресной памяти. Коммутатор 4 (фиг,2) состоит ив четырех мультиплексоров 7-10.

Рассмотрим работу устройства при

n@1 .

Процессор 1 имеет возможность обращаться к оперативным запоминающим

35 устройствам 2 и 3 одновременно с процессором 5 ячейки или с дополнительным процессором Ь в пределах такта

Работы конвейерной системы Т, так макс

Что верны следующие неравенства:

Т(+Т5сТ макс ю

Tg- T макс ю где Т1 — время обращения первого процессора 1 к оперативному 45 запоминающему устройству;

Т вЂ” время обращения процессо" ра 5 ячейки к оперативному запоминающему устройству;

Т вЂ” время обращения дополнитель- 5О ного процессора 6 к оперативному запоминающему устройству.

Пусть в исходном состоянии многопроцессорная система с конвейерной 55 архитектурой не загружена данными, т.е. в оперативные запоминающие устройства 2 и 3 не записана информация, а процессоры 1, 5 и 6 опрашивают готовность оперативных запоминающих устройств к работе с данными (например, опрашивают в подключенных !в данный момент оперативных запоминающих устройствах те ячейки памяти, которые выделены под межпроцессорную связь).

Процессор 1 получает данные извне, обрабатывает их по заранее заданному алгоритму и записывает их пословно в оперативные запоминающие устройства 2 и 3 одновременно в первом такте работы конвейера. Поскольку один и тот же пакет данных присутствует и в ОЗУ 2 и в ОЗУ 3, то процессор 5 ячейки во втором такте работы конвейера начинает работать либо с оперативным запоминающим устройством 2, либо с оперативным запоминающим устройством 3 в зависимости от состояния коммутатора 4, управляемого процессором

5. Обработка данных начинается по готовности данных для считывания, о чем процессору 5 сообщает процессор

1 через специально выделенную в ОЗУ ячейку межпроцессорной связи, Цанные обрабатываются по заданному алгоритму, Пусть процессор 5 начал рабо.— тать с пакетом данных из оперативного запоминающего устройства 2. Процессор 1 запишет в этом же втором такте в .оперативные запоминающие устройства 2 и.3 одновременно следующий пакет данных, полученный им извне и обработанный по соответствующему алгоритму.

В третьем такте работы конвейера процессор 1 занесет третий пакет данных в оперативные запоминающие устройства 2 и 3, процессор 5 ячейки переключит коммутатор 4 в состояние, при котором его входы-выходы "Адрес-данные" подключится к информационной группе входов-выходов оперативного запоминающего устройства 3, а входы-выходы "Адрес-данные" дополнительного процессора 6 подключится к группе информационных входов-выходов опе.ративного запоминающего устройства 2.

Такое переключение коммутатора 4 позволит процессору 5 ячейки обрабатывать второй пакет данных, расположенный в оперативном запоминающем устройстве 3, и обеспечит доступ к первому пакету данных, расположенному в оперативном запоминающем устройстве 2, дополнительному процессору 6. Таким образом, передача данных.от процессора 5 ячейки к дополнительному процессу 6 происходит не пословно, а

Формула изобретения

Многопроцессорная система с конвейерной архитектурой, содержащая процессор, вход "Адрес-данные" которого является информационным входом системы, и и обрабатывающих ячеек, каждая.иэ которых содержит процессор ячейки, коммутатор и два оперативных запоминающих устройства, причем первая группа информационных входов-выСоставитель Г. Смирнова

Редактор Ю. Середа Техред М.Ходанич Корректор В, Кабаций

Заказ 1786

Подписное

Тираж 569

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101

15 путем простой перекоммутации, исключающей временные затраты на пословную передачу пакета данных.

После того, как система заполнилась, т.е. в оперативных запоминающих устройствах 2 и 3 присутствует информация в каждом такте работы конвейера, а процессоры работают по соответствующим и заранее известным алгоритмам в каждом такте работы конвейера, процесс принимает установившийся характер.

Процессор 5 ячейки осуществляет сам процесс трансляции макрокоманд в коды команд функциональных узлов и блоков, входящих в состав устройства, подключенного к выходу системы.

Дополнительный процессор 6 производит раздачу кодов команд узлам и блокам, входящим в состав устройства, подключенного к выходу системы.

75196

6 хо ов и входов "Чтение-запись" nepeoi о и второго оперативного запоминающего устройства подключена соответственно к первой и второй группе входов-выходов коммутатора, третья группа входов-выходов которого подключена к информационным и управляющим входам-выходам процессора ячейки, отличающаяся тем, что, с целью повышения быстродействия, в нее введены п дополнительных процессоров, входы-выходы "Адресданные" и управляющие выходы процессора подключены соответственно к второй группе информационных входоввыходов и входам "Чтение-запись" каждого оперативного запоминающего устройства первой ячейки, входы-выходы

20 "Адрес-данные" и управляющие выходы каждого дополнительного процессора подсоединены к четвертой группе входов-выходов коммутатора предыдущей ячейки, а входы-выходы "Адрес-дан25 ные" и управляющие выходы каждого дополнительного процессора, кроме n-rc, подключены соответствено к второй группе информационных входов-выходов и входам "Чтение-запись" каждого опе3р ративного запоминающего устройства последующей ячейки, информационный выход n-ro дополнительного процессора является информационным выходом системы.