Управляемое устройство счета

 

Изобретение относится к автоматике, импульсной и вычислительной технике и может быть использовано в устройствах ввода информации. Цель изобретения - расширение функциональных возможностей за счет обеспечения возможности уменьшения кода на любое заданное число. Устройство содержит сумматоры 1 и 2 по модулю 2, дешифраторы 3 и 4, блоки 5-7 памяти, элемент 8 вычитания, элементы И 9 и 16, блоки элементов И 10 и 11, элемент ИЛИ 12, элементы НЕ 13 и 14, шифратор 15 и элемент ИЛИ-НЕ 17. Устройство обеспечивает работу в режимах сложения и вычитания с вычитанием заданного числа из ранее накопленного кода. 3 ил.

СОО3 СОВЕТСКИХ

СОЦИАЛИСТ ИЕСНИХ

РЕСПУБЛИК (51)5 И 03 К 23 66

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H A BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

flO ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4622926/24 — 21 l (22) 19.12.88 (46) 30.06.90. Бюл. Ф 24. (72) А.Е.Сухоцкий и В.Р.10ргенсон (53) 621.374.32 (088.8) (56) Заявка Франции М 2595520, кл. Н 03 К 23/40, 1987.

Авторское свидетельство СССР

К 1058069, кл. Н 03 К 23/00, 1982. (54) УПРАВЛЯЕИОЕ УСТРОЙСТВО СЧЕТА (57) Изобретение относится к автома— тике, импульсной и вычислительной технике и может быть использовано в устройствах ввода информации. Цель

7щ&»..SU .1ДЛ310 А1 изобретения — расширение функциональных возможностей путем обеспечения воэможности уменьшения кода на любое заданное число. Устройство содержит сумматоры 1 и 2 по модулю 2., дешпфраторы 3 и 4, блоки 5-7 памяти, элемент 8 вычитания, элементы И 9 и 16, блоки элементов И 1О и 11, элемент ИЛИ 12, элементы НЕ 13 и 14, шифратор 15 и элемент ИЛИ-НЕ 17. Устройство обеспечивает работу в режимах сложения и вычитания с вычитанием заданного числа из ранее накоп-. ленного кода. 3 ил.

1575310

Изобретение относится к автоматике, импульсной и вычислительной технике и может быть использовано в устройствах для обслуживания заявок в порядке их поступления, в уст1 ройствах ввода информации от различных дискретных датчиков в устройство обработки или в управляющую машину.

Целью изобретения является расширение функциональных возможностей устройства путем обеспечения возможности уменьшения кода на любое заданное число.

На фиг.1 приведена структурная схема предлагаемого устройства; на фиг.2 — функциональная схема устройства для п = 3 (п — максимальное число импульсов, подлежащих счету) и

К = 2 (n « -2 ); на фиг. 3 — таблица, поясняющая работу устройства. На фиг.1 и 2 обозначены: 1 и 2— сумматоры; 3 и 4 — двоичные дешифраторы; 5-7 — блоки памяти, 8 — элемент вычитания; 9 — первый элемент И; 25

10 и 11 — блоки элементов И; 12 элемент ИЛИ, 13 и 14 — элементы НЕ;

15 — двоичный шифратор; 16 — второй элемент И, 17 — элемент ИЛИ-НЕ.

20

В сумматоре 1 по модулю два первые К-1 входов первой группы суммирующих входов соединены с корпусом ("0"), а последний К-й вход — с первым входом устройства, входы второй

35 группы суммирующих входов подключены к соответствующим выходам двоичного шифратора 15, входы которого соединены с первой группой входов. устройства. Выходы сумматора 1 соединены 40 с соответствующими входами первой группы суммирующих входов сумматора

2 по модулю два, входы второй группы суммирующих входов которого соединены с соответствующими выходами блока 11 элементов И. Выходы сумматора 2 по модулю два соединены с соответствующими входами двоичного дешифратора 3, выходы которого подключены к соответствующим входам первой

50 группы входов блока 5 памяти. Выходы. блока 5 памяти соединены с соответствующими входами уменьшаемого числа элемента 8 вычитания по модулю два, первые К-1 входов вычитаемого числа которого соединены с корпусом (0 ), <<>>) 55 а К-й вход — с вторым входом устройства, входом элемента HE 13 и первым и вторым входами элемента ИЛИ 12.

Первый вход элемента ИЛИ 12 соединен с первым входом устройства, а выход с (К+1)-м входом блока 10 элементов

И, первые К входов которого соединены с соответствующими выходами элемента 8 вычитания по модулю два и соответствующими входами элемента

ИЛИ-НЕ 17, а выходы — с соответствующими входами двоичного дешифратора 4. Выходы дешифратора 4 соединены с входами блока 6 памяти следующим образом: первый выход блока 4 с вторым входом блока 6 памяти, (n-1)-й выход — с п-м входом, причем первый вход блока 6 памяти соединен с выходом элемента И 9, второй вход которого соединен с выходом элемента ИЛИ-HE 17. Выходы блока 6 памяти образуют первую группу выходов

1 устройства и соединены с соответствующими входами второй группы входов блока 5 памяти и соответствующими входами блока 7 памяти, выходы которого соединены с соответствующими входами блока 11 элементов И. Первый вход устрсйства соединен с (К+1)-м входом блока 11 элементов И, и входом элемента НЕ 14, выход которого соединен с вторым входом элемента И 16, первый вход которого соединен с выходом элемента НЕ 13 и входом С блока

5 памяти, а выход — с входом С блока 7 памяти.

Блоки 10 и 11 элементов И идентичны. Блок 10 элементов И (фиг.1 и 2) содержит К элементов И 10-I,...,IÎ-К.

Первые входы всех элементов И соединены с К. 1-м входом блока, вторые входы — с соответствующими входами блока, а выходы — с соответствующими выходами блока. Блок 6 памяти (фиг.2) содержит К D-триггеров 6-1 и 6-2 и

2К элементов ИЛИ 6-3, 6-4, 6-5 и 6-6 входы которых соединены с входами первой группы входов блока следующим образом: первый вход блока — с первыми входами элементоЪ ИЛИ 6-4 и

6-6, второй вход блока — с вторым входом элемента ИЛИ 6-4 и первым входом элемента ИЛИ 6-5, третий вход блока — с первым входом элемента ИЛИ

6-3 и вторым входом элемента ИЛИ 6-6, четвертый вход блока — с вторыми входами элементов 1ПИ 6-3 н 6-5. Выходы элементов ИЛИ 6-3 и 6-4 соединены соответственно с S u P входами Dтриггера 6-1, а выходы элементов

ИЛИ 6-5 и 6-6 -- соответственно с S u

75310 6

10 !

5 15

К входами D-триггера 6-2. (-выходы

D-триггеров 6-1 и 6-2 соединены соответственно с первым и вторым выходами блока.

Блок 7 памяти (фиг.2) содержит К

D-триггеров 7-1 и 7-2, причем С-входы всех триггеров соединены с С-входом блока. D — вход триггера 7-1 соединен с первым входом блока, а Q-выход— с первым выходом блока. D-вход триггера 7-2 соединен с вторым входом блока, а Q-выход — с вторым выходом блока.

Блок 5 памяти (фиг.2) содержит К

D-триггеров 5-1 и 5-2 и элементы ИЛИ

5-3 и 5-4, причем С-входы триггеров соединены с С-входом блока. Первый вход первой группы входов блока соединен с R — âõîäîì триггера 5-1 и первым входом элемента ИЛИ 5-4, Bbl ход которого соединен с S-входом триггера 5-2. Второй вход первой группы входов блока соединен с Rвходом триггера 5-2 и вторым входом элемента ИЛИ 5-3, выход которого соединен с S-входом триггера 5-1.

Третий вход первой группы входов блока соединен с вторыми входами элементов ИЛИ 5-3 и 5-4. Первый вход второй группы входов блока соединен с D-входом триггера 5-1, а второй вход второй группы входов — с D-входом триггера 5-2. Q-выходы триггеров 5-1 и

5-2 соединены соответственно с первым и вторым выходами блока.

Рассмотрим работу устройства для случая п = 3 и К = 2 (и (2 ). В этом

К случае отпадает необходимость в двоичном шифраторе 15 (фиг. 1), так как

К = n = 1. В исходном состоянии триггеры всех блоков памяти находятся в состоянии "0"l. В случае появления на первом входе 18 устройства первого информационного импульса и импульса на четвертом входе устройства, что соответствует команде "Добавить к записываемой единице число два" (фиг.3)

1 на первой группе суммирующих входов сумматора 1 по модулю два появляется комбинация (01), а на второй группе суммирующих входов — комбинация (10), результат суммирования комбинация (11)=3 — поступает на первую группу суммирующих входов сумматора 2 по модулю два, а так как триггеры блока 7 памяти находятся в состоянии "0", то на второй группе суммирующих входов имеется комбинация (00) . Результат суммирования — комбинация (11) — с выхода блока поступает на выходы двоичного дешифратора 3, сигнал с выхода которого через элемент ИЛИ 5-3 поступает на S-вход D-триггера 5-1 и устанавливает его в:состояние,. "1", этот же сигнал через элемент ИЛИ 5-4 поступает на S-вход D-триггера 5-2 и устанавливает его в состояние "1".

Таким образом, в блоке 5 памяти записывается комбинация (11) и с выходов его потенциалами подается на входы уменьшаемого числа элемента 8 вычитания по модулю два, на входах вычитаемого числа которого присутствует комбинация (00). С выходов элемента 8 результат вычитания — комбинация (11) — поразрядно поступает на вторые входы соответствующих элементов И блока 10 элементов И, на первые входы которых с первого входа устройства через элемент ИЛИ 12 поступает тот же информационный импульс. С выхода блока 10 элементов И результат вычитания — комбинация (11) — в импульсной форме поступает на входы двоичного дешифратора 4, импульс с выхода которого поступает на вход блока 6 памяти и через элемент !!ЛИ 6-3 Hà S-вход триггера 6-1 и устанавливает его в состояние 1

t l l l а через элемент ПЛИ 6-5 на S-вход триггера 6-2 и устанавливает его в состояние "i . Записанная комбинация (11) с выходов блока 6 памяти поступает на первую группу выходов устройства, "1" с первого выхода блока 6 D-входы триггеров

7-1 и 5-1, а "1" с второго выхода блока 6 памяти — на D-входы триггеров 7-2 и 5 — 2. На С-вход блока 7 памяти поступает инвертированный информационный импульс. Задним фронтом информационного импульса триггеры

7-1 и 7-2 блока 7 памяти устанавливаются в состояние "! и на первом и втором входах блока 11 элементов И

1 появляются потенциалы 1

В случае появления первого импульса вычитания на втором входе устройства он поступает на вход 19 входов вычитаемога числа элемента 8 вычитания по модулю два и, поскольку на первом входе постоянно присутствует "0", на этих входах организуется комбинация (01)=1. На входах уменьшаемого числа потенциалами с выхо1575310

25 дов блока 5 памяти присутствует комбинация (11) . Результат вычитания— комбинация (10) - поступает на входы блока 10 элементов И на вход которо9

5 го через элемент ИЛИ 12 поступает разрешающий импульс с второго входа устройства. Комбинация (.10) в импульсной форме поступает на входы двоичного дешифратора 4, с второго выхода 10 которого через элемент ИЛИ 6"3 подается на S-вход триггера 6-1, который остается в состоянии "1", а через элемент ИЛИ 6-6 — íà R-вход триггера

6-2 и передним фронтом импульса вы- 15 читания устанавливает его в состояние "0". Таким образом, на выходах блока 6 памяти и выходах-устройства потенциалами присутствует комбинация (10). "1" с выхода блока 5 памяти поступает на D-входы триггеров

7:1 и.5-1, а "0" с выхода блока 5 памяти — на D-входы триггеров 7-2 и 5-2. Инвертированный импульс вычитания поступает на С-входы всех триггеров. Задним фронтом импульса вычитания триггеры 7-,2 и 5-2 устанавливаются в состояние "0"1, триггеры 7-1 и 5-1 остаются в состоянии

"1". На входы блока. 11 элементов И 30 поступает потенциалами комбинация (10).

В случае появления на первом входе устройства второго информационного импульса и отсутствия импульсов на входах 20 и 21 устройства, сумматор 1 по модулю два суммирует комбинацию (01) с первой группы суммирующих входов с.комбинацией (00) с второй группы суммирующих входов. Ре- 40 зультат суммирования комбинация (01) с выходов блока поступает на первую группу суммирующих входов сумматора 2 по модулю два, на вторую группу сумьжрующих входов которого через 45 элементы И 11 — 1 .и 11-2 по сиг1 налу разрешения с первого входа устройства поступает комбинация (10) .

Результат суммирования — комбинация (11) †.поступает на входы. двоичного дешифратора 3, с выхода которого через элементы ИЛИ 5-3 и 5-4 сигнал поступает на S-.âõîäû триггеров 5-1 и 5-2. Триггер 5-1 остается в состоянии "1", а триггер 5-2 передним фронтом информационного импульса переходит в состояние "1". С выхода блока 5 памяти комбинация (11) поступает на входы уменьшаемого числа элемента 8 вычитания по модулю два, на входах вычитаемого числа которого имеется комбинация (00). Результат вычитания комбинация (11) поступает на входы блока 10 элементов И и разрешающим импульсом с элемента

ИЛИ 12 пропускается на входы двоичного дешифратора 4, с выхода которого через элементы ИЛИ 6-3 и 6-5 сигнал поступает íà S-входы триггеров 6-1 и

6-2 и передним фронтом информационного импульса триггер 6-2 устанавливается в состояние "1" ° На выходах блока 6 памяти и устройства появляется комбинация (11). Эта комбинация поступает íà D-входы соответствующих триггеров блока 7 памяти, на Свход которого подается инвертированный информационный сигнал. Задним фронтом информационного импульса триггер 7-2 переводится в состояние "1". Комбинация (11) с выходов блока 7 памяти поступает на входы блока 11 элементов И.

В случае появления второго импульса вычитания на входах уменьшаемого числа элемента 8 вычитания по модулю два присутствует комбинация (11), результат вычитания — комбинация (10) — через блок 10 элементов И поступает на входы двоичного дешифратора 4, с выхода которого через элемент ИЛИ 6-3 сигнал подается на S-вход триггера 6-1, а через элемент ИЛИ 6-6 — íà R-вход триггера

6-2, который передним фронтом импульса вычитания устанавливается в положение "0". На выходах устройства появляется комбинация (10), которая поразрядно поступает на D-входы соответствующих триггеров блоков 5 и 7 памяти. Триггеры 5-1 и 7-1 остаются в состоянии "1", а триггеры 5-2 и

7-2 задним фронтом импульса вычитания устанавливаются в состояние "0"

При приходе третьего импульса вычитания из числа (10), записанного в блоке 5 памяти, вычитается число (01). Результат вычитания — комбинация (01) — передним фронтом импульса вычитания записывается в триггеры блока 6 и задним фронтом импульса вычитания перезаписывается в блоки

5 ч 7 памяти.

При приходе четвертого импульса вычитания из комбинации (01), записанной в блоке 5 памяти в элементе 8 вычитания по модулю два, вычитается

75310

9 15 комбинация (01) . Результат вычитания — комбинация (00) — поступает на ,входы элемента ИЛИ-НЕ 17, "1" с выхода которого подается на второй вход элемента И 9, на первый. вход которого поступает с второго входа устройства импульс вычитания. С выхода элемента И 9 импульс поступает на первый вход блока 6 памяти и через элементы HlIH 6-4 и 6-6 íà. S-входы триггеров 6- 1 и 6-2 и передним фронтом устанавливает их в нулевое состояние. На выходах устройства присут ствует комбинация 00 и на Э-входах всех триггеров блоков 5 и 7 памяти

Tt н имеется 0 . Задним фронтом импульса вычитания триггеры блоков 5 и 7 памяти устанавливаются в нулевое положение.

Таким образом обеспечивается счет в режимах сложения и вычитания. формула изобретения

Управляемое устройство счета, содержащее первый и второй сумматоры, дешифратор, блок памяти, при этом последний вход первой группы суммирующих входов первого сумматора соединен с первым входом устройства, все остальные входы этой группы заземлены, выходы первого сумматора соединены с входами первой группы суммирующих входов второго сумматора, выходы которого соединены с входами дешифратора, выходы которого соединены с входами блока памяти, о т л и— ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей путем обеспечения возможности уменьшения кода на любое заданное число, в него дополнительно введены второй дешифратор, второй и третий блоки памяти, элемент вычитания, первый и второй элементы И, первый и второй блоки элементов И, элемент

ИЛИ, первый и второй элементы НЕ, шифратор, элемент ИЛИ-НЕ, при этом выходы первого блока памяти. соединены с входами уменьшаемого числа элемента вычитания, последний вход группы входов вычитаемого числа которой соединен с вторым входом устройства, а прочие входы этой группы входов за"-емлены, выходы элемента вычитания соединены с соответствующими входами первого блока элементов

И и входами элемента ИЛИ-НЕ,выход которого соединен с вторым входом первого элемента И, первый вход которого соединен с вторым входом уст15 роиства, а выход — с первым входом второго блока памяти, прочие входы которого соединены с соответствующими выходами второго дешифратора, входы которого соединены с выходами первого блока элементов И, (К+ 1)-й вход которого соединен с выходом элемента ИЛИ, первый вход которого соединен с первым входом устройства, а второй вход — с вторым входом устройства и входом первого элемента

HF., выход которого соединен с такто вым входом первого блока памяти и первым входом второго элемента И, второй вход которого через второй

30 элемент НЕ соединен с первым входом устройства, а выход — с тактовым входом третьего блока памяти, входы которого соединены с .соответствующими выходами второго блока памяти, выЗ5 ходами устройства и входами второй группы входов первого блока памяти, выходы третьего блока памяти соединены с соответствующими входами второго блока элементов И, (К+1)-й

40 вход которого соединен с первым входом устройства, а выходы соединены с входами второй группы суммирующих входов второго сумматора, входы первой группы входов. устройства сое45 динены с входами шифратора, выходы которого соединены с второй группой суммирующих входов первого сумматора.

1575310

Вх бык

8х

8оа

5-2 Йи

Вх

7-1 дх

Ви

7-2 Ьх

Ных д бом б-1

8ое

Вхх

Вшх

Фаг. Я

Составитель О.Скворцов

Редактор А.Лежнина Техред М,Дидык . Корректор С.йекмар

Заказ 1792 Тираж 658 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101