Устройство для сопряжения двух эвм

 

Изобретение относится к вычислительной технике и может быть использовано для сопряжения двух разнотипных ЭВМ. Целью изобретения является повышение быстродействия. Устройство содержит блок формирования управляющих сигналов, блок управления передачей, блок управления шиной первой ЭВМ, блок управления шиной второй ЭВМ, два дешифратора, два блока усиления, три коммутатора, два регистра управления, два регистра адреса, два регистра счета, буферную память, два блока прерывания. 2 з.п. ф-лы, 5 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТ ИЧЕСНИХ

РЕСПУБЛИК (19) (1!)

1 А1 (51)g G 06 F 13/14

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСМОМУ СВИДЕТЕЛЬСТВУ

@ддиим

;1Ц ДН,", - Ц,", %ЩИ

Ы4Ь31-." . С . -..«,A

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4459110/24-24 (22) 12.07.88 (46) 30.09.90. Бюл. № 36 (72) М.В.Купчак и А.И.Хуторный (53) 681.325(088.8) (56) Бокарев А.В., Гаморин M.Þ., Кабанов А.И. Адаптер магистралей

МПИ-ОШ. - Микропроцессорные средства и системы, 1987, ¹- 3, с.6.

Авторское свидетельство СССР

¹ 11118877117722, кл. G 06 F 13/14, 1985. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ДВУХ

ЭВМ

Изобретение относится к вычисли-. тельной технике и может быть использовано для сопряжения двух разнотипных

ЭВМ.

Цель изобретения — повышение быстродействия.

На фиг.1 приведена структурная схема устройства; на фиг.2 — функциональная схема блока формирования управляющих сигналов; на фиг.3 — функциональная схема блока управления передачей; на фиг.4 — функциональная схема блока управления шиной первой

ЭВМ; на фиг.5 — функциональная схема блока управления. шиной второй ЭВМ.

Устройство содержит (фиг.13 дешифратор 1, блок 2 усиления, коммутатор

3, интерфейсную шину 4 первой ЭВМ, блок 5 формирования управляющих сигналов, регистр 6 управления, блок 7 прерывания, интерфейсную шину 8 второй ЭВМ, блок. 9 усиления, дешифратор

10, коммутатор 11, регистр 12 управ2 (57) Изобретение относится к вычислительной технике и может быть использовано для сопряжения двух разнотип.ных ЭВМ. Целью изобретения является повышение быстродействия. Устройство содержит блок формирования управляющих сигналов, блок управления передачей, блок управления шиной первой

ЭВМ, блок управления шиной второй

ЭВМ, два дешифратора, два блока усиления, три коммутатора, два регистра управления, два регистра адреса, два регистра счета, буферную память, два блока прерывания. 2 з.п. ф-лы, 5 ил. пения, буферную память 13, регистры

14 и 15 адреса, регистр 16 счета, блок, 17 прерывания, блок 18 управления передачей, блоки 19 и 20 управления шиной первой и второй ЭВМ, регистр 21 счета и коммутатор 22.

Блок 5 формирования управляющих сигналов включает (фиг.2) элементы

И 23 и 24, элемент ИЛИ 25, элемент

И 26, элементы ИЛИ 27 и 28,дешифратор 29, группы элементов И-НЕ 30-32, элементы ИЛИ 33 и 34, элементы И 35 и 36, группу элементов И 37, элемент

ИЛИ 38, элемент 39 задержки, элемент

И-НЕ 40, элементы ИЛИ 41 и 42, входы

43-47 и выходы 48-56 блока.

Блок 18 управления передачей обра- «@" зуют (фиг.3) дешифратор 57, элементы Ъ

И 58 и 59, триггеры 60 и 6 1, элементы ИЛИ 62 и 63, одновибратор 64, элементы 65 и 66 задержки, элемент . И ,67, элемент НЕ 68, элемент И-НЕ 69, элемент ИЛИ 70, триггер 71, элемент .

1596341

И 72, элемент 73 задержки, элемент

HF, 74, элемент ИЛИ 75, элемент И 76, одновибратор 77, элемент И 78, элементы ИЛИ 79 и 80, элемент НЕ 81, эле- 5 мент ИЛИ 82, элемент И 83, элемент

НЕ 84, .элемент И-ИЛИ 85, элемент

И-НЕ 86, элемент И-ИЛИ 87, одновибратор 88, элемент 89 задержки, элемент И 90, триггер 91, элемент И 92, генератор 93 импульсов, элемент И 94, элемент ИЛИ 95, элементы И 96-98, элемент НЕ 99, элемент И 100, элементы ИЛИ 101-104, счетчик 105 и элемент И 106. Блок 18 управления пе- 15 редачей имеет входы 107-112 и выходы

113-117.

Блок 19 управления шиной первой

ЭВМ содержит (фиг.4) одновибратор

118, элемент 119 задержки, элемент 2р

И 120, триггеры 121 и 122, элемент

123 задержки, элемент НЕ 124, триггер 125, элемент 126 задержки,элементы И-НЕ 127-129, элемент И 130, элемент НЕ 131, элемент И-НЕ 132, входы 25

133 и 134 и выходы 135 и 136 блока.

Блок 20 управления шиной второй

ЭВМ включает (фиг.5) элементы НЕ

137-139, элемент И-НЕ 140, триггеры

141-143, элементы 144 и 145 задерж- 30 ки, элемент И-НЕ 146, элемент НЕ 147, элемент И-НЕ 148, элемент НЕ 149, элементы И-НЕ 150 и 151, входы .152 и 153 блока и выходы 154 и 155 блока.

Буферная память 13 представляет 35 собой набор микросхем статической памяти, которые имеют малое время обращения. Количество микросхем определяется максимальным количеством слов.в передаваемом массиве. 40

В качестве регистров 12, 14, 15, 16 и 21 могут быть использованы счетчики с возможностью предварительной записи. Кроме того, регистры 16 и 21 счета должны разрешать реверсивный 45 счет, т.е. прибавление и вычитание единицы.

Коммутатор 22 представляет собой коммутатор 2 в 1 с количеством разрядов, определяемым количеством адрес- 5р ных входов блока буферной памяти.

Генератор 93 вырабатывает на своих выходах трехфазную последовательность сдвинутых сигналов.

Устройство работает следующим образом.

Устройство осуществляет обмен информацией между двумя разнотипными

3ВМ, одна из которых имеет интерфейс с типа "Общая шина" (ОШ), а другая интерфейс типа. магистрали ЭВМ Электроника-60" (МПИ).

Любая передача информации между

ЭВМ подразделена на три этапа: подготовка, передача и окончание. Передача может подготавливаться и инициироваться любой из ЭВМ.

1. Подготовка в передаче заключается в записи в регистры устройства исходной информации об обмене. В регистры 14 и 15 записываются начальный адрес передаваемого массива в передающей ЭВМ и начальный адрес в ЭВМ-приемнике, куда этот массив должен быть записан. В регистр 16 счета заносится число передаваемых слов, при этом регистр 21 счета обнуляется, а в один из регистров 6 и 12 управления — код направления обмена. Исходная информация может быть записана в регистры одной или обеими ЭВМ.

Рассмотрим, например, операцию записи в регистр устройства со стороны первой ЭВМ.

Процессор ЭВМ выставляет на шину

4 адрес одного из регистров, данные, которые требуется записать, сигналы управления и синхронизации. Через блок 2 адрес. поступает на дешифратор 1, на который также подается с общей шины 4 синхронизирующий сигнал .

При совпадении адреса с заданным дешифратор 1 выдает сигнал выборки устройства в блок 5 и ответный синхросигнал на общую шину 4 первой ЭВМ.

Блок 5 вырабатывает сигнал записи в регистр, адрес которого определяется млад..ими разрядами адресного слова, поступающего в блок 5 из блока 2, Одновременно на информационный вход выбранного регистра через блок 2 и коммутатор 3 подается записываемое слово данных. Если запись осуществляет- ся в регистр 6, то данные. поступают непосредственно с блока 2.

Запись в регистры устройства второй ЭВМ происходит аналогично, но в этом случае адрес устройства и данные поступают из канала 8 через второй .блок 9 усиления и адрес распознается вторым дешифратором 10.

Когда одна из ЭВМ записывает слово в регистр 16 счета, то регистр 21 счета обнуляется.

При обращении ЭВМ к ячейкам буферной памяти 13 адрес ячейки памяти мо жет храниться либо в регистре 16

55

5 159 счета, либо в регистре 21 счета. Адресные сигналы поступают на вход буферной памяти 13 через коммутатор 22.

Управление коммутатором 22 осуществляется по сигналу иэ блока 5 формирования управляющих сигналов, который зависит от состояния одного из младших разрядов, поступающего от сопрягаемых 3ВМ.

2. Передача информации.

Передача информации инициируется установкой определенных разрядов в регистр. х 6 и 12 управления. Блок 18 анализирует состояние этих разрядов и при их установке вырабатывает сигнал требования передачи в блок уп равления шиной той ЭВМ, из которой предполагается передавать информацию.

Рассмотрим, например, передачу из первой ЭВМ во вторую. Блок 18 вырабатывает сигнал требования передачи в блок 19, который выставляет на связанную с ним шину 4 сигнал запроса на внепроцессорную передачу. Далее блок 19 осуществляет с процессором первой 3ВМ обмен сигналами по эахва" ту управления над системной шиной в соответствии с требованием интерфейса ОИ. После того, как функция уп равления шиной передана устройству, блок 18 инициирует передачу первого слова от первой ЭВМ в буферную память

13. Передача каждого слова заключается в выполнении устройством операции чтения на шине 4 первой ЭВМ по адресу, записанному в регистре 14, и операции записи в буферную память поадресу, указанному в регистре 21 счета. Операция чтения слова. начинается с выдачи адреса (ячейки памяти или регистр периферийного устройства), содержимое которого нужно передать иэ регистра 14 через блок 2 на шину 4 первой ЭВМ. Одновременно блок 19 выставляет на шину 4 соответствующие сигналы управления и синхронизации, принятые для первой ЭВМ. Считываемое слово через блок 2 и коммутатор 3 записывается в буферную память 13;

После передачи слова по сигналу с блока 18 происходит увеличение содержимого регистра 14 и регистра 21 счета и уменьшение содержимого регист. ра 16 счета и инициируется передача следующего слова. Когда регистр 16 счета обнулится (т.е. заданное числа, слов передано в буферную память),блок

18 снимает сигнал-требование переда6341 6 чи, поступающий в блок 19, который снимает сигнал занятости интерфейсной шины 4, что означает возврат управления шиной 4 процессору первой

ЭВМ.

В данный момент времени в регистре

21 счета находится количество переда— ваемых слов, а регистр 16 счета обнулен; во втором цикле передачи регистр 16 счета будет использоваться: для указания адреса передаваемого слова в буферной памяти 13, а регистр 21 счета — для подсчета количества передаваемых слов.

После этого блок 18 вырабатывает сигнал требования передачи в блок 20, который, в свою очередь, выставляет на связанную с ним шину 8 сигнал запроса на внепроцессорную передачу. Блок 20 осуществляет обмен сигналами с процессором второй ЭВМ по захвату управления над шиной 8 в соответствии с требованием интерфейса

МПИ. После того, как функция управления шиной 8 передана устройству, блок

18 инициирует передачу первого слова из буферной памяти 13 в магистраль

МПИ. Передача каждого слова заключа30 ется в операции чтения буферной памяти 13 по адресу, записанному в регистре 16 счета, и операции записи на магистраль МПИ.

Блок 18 посылает в блок 20 сиг35 Наа, инициирующий операцию 3anHcH °

Адрес для записи (ячейка памяти или регистр периферийного устройства) иэ регистра 15 и записываемое слово из буферной памяти 13 через коммутатор

40 11 и блок 9 поступают на шину 8 второй ЭВМ. Блок 20 вырабатывает необходимые для реализации операции записи интерфейсные сигналы.

После выполнения операции записи

45,по сигналу с блока 18 происходит увеличение содержимого регистров 15 и

16 и уменьшение содержимого регистра 21, после чего инициируется передача следующего слова. В процессе передачи управление блоками 2 и 9, коммутаторами 3, 11 и 22 осуществляется блоком 5 по импульсам синхронизации с блока 18.

Когда регистр 21 обнулится (т.е. заданное число. слов записано), блок

18 снимает сигнал-требование передачи, поступающий в блок 20. Блок 20 снимает сигнал занятости интерфейсной шины 8, что означает возврат уп1596341 равления интерфейсом МПИ процессору второй ЭВМ.

Передача массива в обратном направлении осуществляется аналогично, но вначале устройство передает массив информации от второй ЭВМ в буферную память 13, а затем производит операцию записи массива информации из буферной памяти 13 на шину 4 первой

ЭВМ.

3. Окончание передачи.

Завершение передачи заданного массива сопровождается установкой определенных разрядов в регистрах 6 и 12 управления. В свою очередь, установка этих разрядов может вызвать прерывание одной или обеих ЭВМ (прерывание каждой ЭВМ разрешается программной установкой определенного разряда в ,"своем" регистре управления). Если прерывание разрешено, то блок 7 (17) прерывания выставляет на шину 4 (8) сигналы запроса на прерывание. Далее после обмена с процессорами ЭВМ сиг- 25 налами в соответствии с алгоритмом процедуры прерывания, принятым для каждого интерфейса сопрягаемых ЭВМ, выставляется. Вектор прерывания. Как правило, программа, обрабатывающая прерывание, производит считывание содержимого регистра управления, анализ . которого позволяет определить Жакт завершения передачи массива информа" ции или возникшие при передаче оши35 бочные ситуации.

Блок 5 формирования управляющих сигналов вырабатывает управляющие воздействия для блоков устройства и работает следующим образом (фиг.2). 4

При обращении одной из ЭВМ к устройству, например, в том случае, если вторая ЭВМ производит запись слова в один из регистров устройстВа с входа 47 на ВхОды элементОВ 45

И-HE 32 (цепь 47а) поступает код адреса регистра. На другие входы этих элементов, а также н вход элемента

ИЛИ ЗЗ с входа 46 поступает сигнал выборки устройства, разрешающий прохождение сигнала записи по цепи 47г через один из элементов И 35 и 37 на один из выходов 54 и 55, который свя" зан с адресуемым регистром. Если запись производится по команде от пер"

55 вой ЭВМ, то код адреса регистра поступает на вход дешифратора 29 по цепи

44а через элемент И-НЕ 31. С входа

45 по "тупает сигнал выборки устройства, разрешающий формирование сиг нала записи, а с выхода 44 подается импульс записи (цепь 44б). Также при наличии сигналов записи и выборки от первой ЭВМ, поступающих на входы элемента И 23, на выходе последнего и, соответственно, через элемент ИЛИ 25 на выходе 48 появляется сигнал, управляющий работой коммутатора 3. Наличие сигнала (единичный уровень) означает, что выход коммутатора 3 соединен с выходом блока 2, а при отсутствии сигнала (нулевой уровень) выход коммутатора 3 подключен к выходу блока 9.

При выполне1гии операции чтения регистра устройства одной из ЭВМ на выходе 52 через элемент И-НЕ 31 или

32, как и для операции записи, поступает код регистра. Этот код управляет работой коммутатора 11, подключает его информационные входы к адресуемому регистру. Одновременно на входы элемента И 24 (если чтение производит первая ЭВМ) или элемента И 26 (если чтение производит вторая ЭВМ) подаются сигналы выборки и чтения. С ( выхода этих элементов через элемент

ИЛИ 27 или 28 на одном из выходов 49 и 50 появляется сигнал, разрешающий выдачу информации из регистра через соответствующий блок усиления на интерфейсную шину ЭВМ.

Сигнал записи, поступающий в регистр 16 счета, проходит также на вход установки в "0" регистра 21 счета.

Сигнал с выхода 51 управляет работой коммутатора 22. При наличии на выходе сигнала логической единицы на выход коммутатора 22 подключается регистр 21 счета, а при логическом нуле — регистр 16 счета. Сигнал на выходе 51 зависит от состояния одного из младших разрядов адреса, поступающего в устройство, значение которого проходит через элементы ИЛИ 41 и 42.

Элементы ИЛИ 34, И вЂ” НЕ 40 и элемент

39 задержки формируют на выходе 56 ответный синхросигнал при каждом обращении второй: ЭВМ к устройству.

В режиме передачи информации, когда устройство осуществляет управление интерфейсными шинами 3ВМ, блок 5 формирует управляющие сигналы для блоков 2 и 9 и коммутаторов 3, 11 и

22 ° Формирование указанных сигналов

1596341

10 синхронизируется блоком 18. С входа

43 сигналы синхронизации поступают на входы элементов ИЛИ 25, 27 и 28, вызывая появление сигналов на их вы-, 5 ходах и, соответственно, на выходах

48-50 блока. Наличие сигнала (единичный уровень) на выходах 49 и 50 означает переключение соответствующего усилителя, связанного с данным выходом, в режим передачи информации на шину ЭВМ. Отсутствие сигнала (нулевой уровен -) означает нахождение блоков усиления в режиме информации с шины.

Сигнал, поступающий на вход элемента

ИЛИ 25, управляет работой коммутатора .3.

Сигналы с входа 43 поступают на элементы И-НЕ 30, вызывая на выходе

52 установку кода, управляющего коммутатором 11, а сигнал, поступающий на вход элемента ИЛИ 42, управляет работой коммутатора 22.

Блок 18 управления передачей вырабатывает сигналы синхронизации для 25 блоков устройства в режиме внепроцессорной передачи и работает следующим образом (фиг.3).

Инициация режима внепроцессорной передачи начинается с появления на 30 входах 109 и 110 кода направления передачи и сигнала запроса на передачу.

В этом случае с третьего выхода дешифратора 57 на входы элементов

И 58 и 59 поступает одиночный сигнал, 35 который снимает сигнал сброса триггеров 60 и 61 (на других входах элементов И 58 и 59 — единичный уровень, поступающий с выходов элементов ИЛИ

62 и 63 > так как одновибратор 64 находится в пассивном состоянии и на

его инверсном выходе присутствует логическая единица), на первом или втором выходе дешифратора 57 устанавливается сигнал, определяющий направле- ние передачи. Наличие сигнала (еди-и ничный уровень) на первом выходе означает передачу из первой ЭВМ во вто. рую. При наличии сигнала на втором выходе происходит передача в обратном направлении.

Рассмотрим, например, передачу в направлении от первой ЭВМ к второй.

В этом случае блок 18 вырабатывает сигналы управления для реализации, 55 операции чтения на шине первой ЭВМ

1 и записи в буферную память всех слов массива, а затем сигналы для чтения буферной памяти и записи на шине второй ЭВМ.

После снятия сигналов сброса с триггеров блока ка счетный вход триггера 60 с первого выхода дешифратора 57 через элемент 65 задержки проходит перепад напряжения с нуля в единицу, который устанавливает триггер о0 в единичное состояние. С триггера 60 на выход 115 (по цепи 115в). поступает сигнал (единичный уровень), являющийся требованием для блока 19 начать операции по захвату управления инхерфейсной шиной первой 3ВМ.

После завершения операций по захвату управления шиной первой ЭВМ на входе 107 (цепь 107а) появляется сигнал единичного уровня, который, поступая на выход 113 (по цепи 113a), обеспечивает выдачу адреса из регистра 14 через блок 2 на шину 4 и подключение коммутатора 3 к блоку 2.

Кроме тогб, сигнал с входа 107 а поступает на вход элемента И 67, на другой вход которого поступает сигнал с вт орого выхода дешифратора 57.

Сигнал. с выхода элемента И 67 является входом блока 5 и определяет направление передачи через усилители блока 2 и через. элемент .НЕ 68 поступает на блок 19, определяя вид операции на шине 4. Сигнал с входа 107а поступает также на элемент И-HE 69, на другом входе которого присутствует единица с входа 107в. Сигнал логического нуля с выхода элемента И-НЕ

69 поступает на элемент ИЛИ 70 и так

zàê на его другом входе также присутствует сигнал логического нуля с входа 107б, то сигнал логического нуля с выхода элемента ИЛИ 70 устанавливает триггер 7 1 в положение логической единицы (на его входе установки в

"0" присутствует сигнал логической единицы). Сигнал с выхода триггера 71 поступает в блок 19, который вырабатывает сигналы управления и синхронизации, соответствующие операции чтения на шине первой ЭВМ. После получения сигнала синхронизации адресуемая ячейка выставляет данные на шину 4 и вырабатывает ..ответный синхросигнал, который через блок 19 поступает нулевым уровнем на .вход 107в и через элемент И 72 сбрасывает триггер 71. Нулевой. сигнал с триггера 7 1 проходит через элемент ИЛИ 75 (на другом входе ИЛИ 75 — логический нуль) и эле1596341

12 мент И 76, поступает на вход записи буферной памяти 13 и вызывает запись

/ данных с шины 4 в буферную память 13 по адресу, находящемуся в регистре 21 счета, так как на выходе 113г, кото5 рый управляет коммутатором 22, присутствует сигнал .погической единицы.

Через определенное время на вход

107б приходит нулевой уровень сигнала, который запускает одновибратор

77. Импульс с выхода одновибратора 77 передним фронтом увеличивает содержимое регистра 14 адреса (сигнал с выхода одновибратора 77 проходит через элементы И 78 и ИЛИ 79 на выход 114а) и уменьшает содержимое первого регистра 16 счета (сигнал проходит через элементы И 78 и ИЛИ 80 на выход 114б), а задним фронтом сигнал с выхода одновибратора 77 увеличивает содержимое регистра 21 счета, причем сигнал проходит через элементы И 78, НЕ 81 и ИЛИ 82 на выход 114в.

После сброса ответного синхросиг- 25 нала единичный уровень с входа 107в разрешает установку триггера 71 и цикл чтения на шине 4 повторяется.

Когда будет прочитано последнее слово, регистр 16 счета обнуляется и сигнал обнуления с . него поступает по входу 108 на одновибратор 64, который формирует отрицательный. импульс..

Этот импульс поступает на элементы

ИЛИ 62 и 63, в результате чего на выходе элемента ИЛИ 62 остается логическая единица, так как на другом входе присутствует логическая единица с первого выхода дешифратора 57, а на выходе элемента ИЛИ 63 появляется сигнал40 .логического нуля, который устанавливает триггер 61 и (через элемент И 58) сбрасывает триггер 60. Управление на шине 4 передается процессору первой

ЭВМ, а в блок 20 по цепи 116а посыла- 45 .ется сигнал запроса на захват шины 8 второй ЭВМ. Когда операции по захвату шины второй ЭВМ будут произведены, на вход 111 по цепи 111б с блока

20 поступает сигнал логической еди- 5О ницы, который передним фронтом запускает одновибратор 88. Положительный импульс с одновибратора 88 в данном случае никаких действий не производит, так как он заблокирован уровнем логического нуля на входе элемента

И 90. По окончании отрицательного импульса на другом выходе одновибратора 88 устанавливается триггер 91, а на вход генератора 93 поступает разрешающий сигнал через элемент И92.

В этом цикле передачи происходит передача слова массива из буферной памяти 13.по адресу, находящемуся в регистре 16 счета (на выходе 113г нулевой уровень сигнала), на шину 8.

При этом регистр 21 счета используется как счетчик числа передаваемых слов.

Формирование управляющих воздействий при выполнении операций на шине второй ЭВМ тактируется импульсами с генератора 93. Генератор 93 на первых трех выходах формирует трехфазную последовательность сдвинутых относительно друг друга импульсов, обеспечивающих необходимые соотношения между интерфейсными сигналами.

Триггер 91 управляет выдачей адреса, и при его установке единичный сигнал с прямого выхода триггера поступает на выход 113е, обеспечивая подключение регистра 15 на выход коммутатора 11, а также переключение: блока 9 в режим передачи на шину 8 (единичный сигнал через элементы

ИЛИ 95 и И 96 на выход 113д). На входе элемента И 94 появляется сигнал логической единицы, разрешающей прохождение тактового импульса с генератора 93 на выход 116г. Этим тактовым импульсом происходит запуск блока 20, который формирует необходимые интерфейсные сигналы управления и синхронизации. Следующим тактовым импульсом с генератора 93 сбрасывается триггер 91, при этом регистр 15 от-.лючается от блока 9 усиления, а к нему через коммутатор 11 подключается буферная память 13 сигналом на выходе 113в с инверсного выхода триггера 91 (через элемент И-ИЛИ 85). Усилители блока 9 продолжают передачу данных на шину 8, так как на выход

113д проходит сигнал логической единицы с первого выхода дешифратора 57 через элемент ИЛИ 95 и элемечт И 96.

При этом в блок 20 по цепи 1 16б поступает единичный сигнал, вызывающий формирование сигнала Запись" на шине 8. Сигнал на выходе 116в, который вызывает формирование сигнала "Чтение" на шине 8, находится в пассивном (нулевом) состоянии.

Третьим синхросигналом генератор 93;: вызывает формирование на шине 8 сигналов кода операции, в данном случае

13

1596341

14 сигнала "Запись". Адресуемая ячейка, получив управляющие сигналы, вырабатывает ответный синхросигнал, по окончании которого сбрасывается сигнал синхронизации, поступающий из блока

20 на вход 111а. Этот сигнал перепадом напряжения с уровня логической единицы в уровень логического нуля запускает одновибратор 88. Положитель- 0 О ный импульс с первого выхода одновибратора 88 проходит на выход элемента P 90 (на другом входе последнего присутствует логическая единица с входа 111б через элемент 89 задержки) и через элемент И 98, а также через элементы ИЛИ 101 и 102 передним фронтом уменьшает содержимое регистра 21 счета и увеличивает содержимое регистра 15 адреса соответственно, а зад- >О ним фронтом увеличивает содержимое регистра 16 счета (сигнал проходит с выхода элемента И 98 через элементы

НЕ 99 и ИЛИ 103) .

Задним фронтом импульса с второго 25 выхода одновибратора 88 устанавливается триггер 91, а по окончании этого импульса разрешается работа генератора 93. Таким образом повторяется цикл записи слова на шину 8 и переписываются все слова передаваемого массива.

Когда будет записано последнее слово массива, обнуляется регистр 21

35 счета.

Низкий уровень напряжения с входа

: 112 поступает на вход элемента И 106, с выхода которого проходит на регистры 6 и 12 управления, вызывая сброс 40 разрядов запросов на передачу и установку разрядов "Конец передачи".

Передача в обратном направлении (от ЭВМ 2 к ЭВИ 1) состоит из операции чтения на шине 8, записи информа- 45 ции в буферную память 13 и операции записи информации с буферной памяти

13 на шину 4

В первый момент времени появляются единичные уровни сигналов на тре 0 тьем и втором выходах дешифратора 57, в результате чего устанавливается в единичное состояние триггер 61. В блок

20 поступает сигнал, инициирующий захват управления шиной 8. После выполнения операций по захвату управления на вход 111б поступает единичный уровень сигнала, который запускает одновибратор 88.

Положительный импульс с первого .. выхода одновибратора 88 блокируется на .элементе И 90. По окончании отрицательного импуль а на втором выходе одновибратора 88 устанавливается триггер 91 (перепадом напряжения с низкого уровня в высокий) и единичный уровень через элемент И 92 поступает на вход генератора 93, разрешая его работу.

В данный момент времени на выходе

113д сигнал логической единицы с прямого выхода триггера 91 через элементы

ИЛИ 95 и И 96 вызывает в блоке 9 усилителей передачу на шину 8, а единичный сигнал на выходе 113е подключает регистр 15 к коммутатору 11.

Первый синхросигнал с генератора

93 через элемент И 94 запускает блок

20. Второй синхроимпульс через элемент И 97 сбрасывает триггер 91, а третий устанавливает сигналы операции на шине 8. В данном случае устанавливается операция чтения на шине

8. Логический нуль на выходе 113д вызывает передачу данных в блоке с шины 8 на вход коммутатора 3, а логический нуль на выходе 113а вызывает передачу данных с блока 9 на выход коммутатора 3.

Адресуемая ячейка, получив сигнал чтения, помещает данные на шину 8 и выставляет ответный синхросигнал. Данные с шины через блок 9 усиления и коммутатор 3 поступают на вход блока буферной памяти. Логическая единица на выходе 113г определяет, что адрес памяти поступает из регистра 21 счета через коммутатор 22. Ответный синхросигнал единичным уровнем поступает на вход t 11в, вызывая появление на выходе элемента И-НЕ 86 сигнала логического нуля, так как на два других входа этого элемента поступают сигнал 1 логической единицы с второго выхода дешифратора 57 и входа 111б. Ло" гический нуль на выходе элемента И-НЕ

86 вызывает появление нулевого уровня на выходе 114ж, который является активным сигналом записи информации в буферную память l3.

По окончании ответного синхросигнала сбрасывается синхросигнал, вырабатываемый блоком 20, и логическйй нуль на входе 111а запускает одновибратор 88.

Положительный импульс с первого выхода одновибратора 88 через элемен15.

1596341

16 ты И 90 и 100 поступает на входы элементов ИЛИ 80, 82 и 102, вызывая на их выходах появления сигналов уменьшения содержимого регистра 16 счета, увеличение содержимого регистра 15 адреса и регистра 21 счета соответственно. Задний фронт отрицательного импульса с второго выхода одновибрато:ра 88 устанавливает триггер 9 1 и разрешает работу генератора 93. Таким образом начинается чтение следующего слова на шине 8 и запись в буферную память 13.

Когда будет передано последнее сло. †.5 во, содержимое регистра 16 становится равным нулю и импульс обнуления с него поступает на вход 108. Запускается одновибратор 64, который отрицательным импульсом через элемент

ИЛИ 62 устанавливает триггер 60, а через элементы ИЛИ 62 и И 59 сбрасывает в нулевое состояние триггер 61.

Таким образом, цикл обращения к шине

8 заканчивается и управление шиной 25 передается процессору второй ЭВМ.

С выхода триггера 60 в блок 19 поступает запрос на захват шины 4 . После завершения операций по захвату управления шиной 4 появляется единич- 3р ный уровень напряжения на входе 107а.

Этот сигнал поступает в блок 5, который управляет усилителями сигналов адреса, и таким образом адрес с регистра 14 поступает на шину 4. Сигнал с входа 107а поступает также через элемент И 67 на выход 113б для управления усилителями данных блока 2, вызывая передачу данных на шину 4. Этот же сигнал через элемент И-ИЛИ 85 по- 4р .ступает на выход 113в, подключая с помощью блока 5 выход блока буферной памяти 13 к блоку 2.через коммутатор

11. Сигнал с входа 107 также устанавливает в "1 триггер 71, который за- 45 пускает блок 19 для выполнения операции записи на шине 4. Данные считываются с буферной памя.и по.адресу, находящемуся в регистре 16 счета (так как на выходе 113г присутствует логи" ческий нуль с выхода элемента И-ИЛИ

87).

Получив сигналы записи и данные, адресуемая ячейка выставляет ответчый синхросигнал, который приходит на вход 107в блока уровнем логического нуля, сбрасывая триггер 71. Через определенное время сбрасывается сигнал ! синхр.-низации, вырабатываемый блоком

19, который поступает на вход 107б.

Перепад напряжения с высокого в низкий запускает одновибратор 77. Положительный импульс с одновибратора 77 передним фронтом через элементы И 83 и ИЛИ 79 увеличивает содержимое регистра 14, через элемент И 83 и ИЛИ

101 уменьшает содержимое регистра 21 счета, а задним фронтом через элементы И 83, НЕ 84 и ИЛИ 103 увеличивает содержимое регистра 1б счета.

После этого цикл записи повторяется до тех пор, пока не обнулится регистр

21 счета. Таким образом происходит передача массива информации из второй ЭВМ в первую.

В блоке 18 предусмотрена регистрация ошибочных ситуаций, возникающих при обращении к несуществующим адресам на шинах ЭВМ. Схема, регистрирующая ошибки, содержит элемент

ИЛИ 104, элемент И 106 и счетчик 105 °

На счетный вход счетчика постоянно с генератора 93 подается тактовая частота, а на вход сброса — импульсы с элемента ИЛИ 104. На вход элемента

ИЛИ 104 подаются нулевые импульсы при каждом завершении цикла обращения к одной из шин или при незанятости шин.

Коэффициент пересчета счетчика 105 таков, что при нормальных длительностях циклов обращения к шинам он сбрасывается раньше, чем достигает своего переполнения. В этом случае, когда происходит обращение к несуществующему адресу, устройство не получает ответный синхросигнал и блок "зависает", не закончив текущего цикла. По истечении некоторого времени, определяемого частотой генератора 93 и коэффициентом пересчета счетчика 105, на выходе переполнения последнего появляется импульс, который по цепи

117а устанавливает в регистрах. б и

12 определенные разряды ошибки, а через элемент И 106 сбрасывает в них разряды запроса на передачу.

Блок 19 управления шиной первой

ЭВМ осуществляет обмен интерфейсными сигналами с процессором первой 3ВМ по захвату управления шиной 4 и фор- . мирование сигналов синхронизации и управления для выполнения операций на внепроцессорной передаче данных. Блок

19, работает следующим образом (фиг.4).

В исходном состоянии при отсутствии сигнала требования на передачу, поступающего из блока 18 (в цепи

1596341 18

134а — нулевой уровень) триггеры

121, 122 и 125 блока поддерживаются в нулевом состоянии. При этом хотя бы на одном из входов элементов И-НЕ

127-129 и 132, элементов И 130 и НЕ

131, связанных по выходу с шиной ЭВМ, находится нулевой уровень и блок 19 логически отключен от шины.

При поступлении с входа 134 сигнала требования на передачу (цепь

134а) начинается цикл захвата интерфейсной шины. На выходе элемента

И-НЕ 129 появляется сигнал (низкий уровень) требования на внепроцессорную передачу (в терминологии интерфейса ОИ сигнал ЗПД). Процессор ЭВМ, получив этот сигнал, отвечает сигналом разрешения (РПД), поступающим на вход 133 по цепи 133а. По переднему фронту сигнала РПД происходит установка триггера 121, формирование на выходе элемента И-НЕ 127 сигнала подтверждения (ПВБ) и сброс сигнала ЗПД, а по заднему фронту устанавливается 25 триггер 125 и на выходе элемента И-НЕ

128 формируется сигнал занятости шины (3AH). Одновременно сигнал с прямого выхода триггера 125 поступает через выход 136 (по цепи 136в) в блок 30

18. На.этом передача управления шиной 4 первой ЭВМ устройству завершается.

При выполнении циклов передачи из блока 18 на вход 134„поступают сигналы установки адреса (цепь 134б) и код операции (цепь 134в). На выходе элемента И-НЕ 132 устанавливается управляющий сигнал (У1), определяющий ьид операции (чтение или запись). Далее 4О с определенной задержкой устанавливается триггер 122 и через элемент НЕ .

131 на интерфейсную шину 4 посылается сигнал синхронизации (СХЗ). Получив этот сигнал, устройство, к кото- 45 . рому происходит обращение, выполняет требуемую операцию и выставляет ответный сигнал синхронизации (СХИ), который, поступив по входу 133 (цепь

133б), вызывает через определенную задержку сброс триггера 122 и снятие сигнала СХЗ. При операциях чтения с шины 4 по сигналу СХИ с выхода элемента И 120 блок 18 формирует сигнал записи в буферную память, а сброс тритгера 122 означает для блока 18

55 ! конец цикла обращения к шине.

После з авершения. передачи блок 18

:снимает сигнал требования (в цепи

134a — нулевой уровень), в результа, те чего триггеры блока сбрасываются -в исходное состояние. При этом сигнал

ЗАН снимается и управление шиной возвращается процессору ЭВМ.

Блок 20 управления шиной осуществляет обмен интерфейсными сигналами с процессорами второй ЭВМ по захвату управления шиной 8, формирование сигналов управления и синхронизации для выполнения операций по внепроцессорной передаче данных и работает следующим образом (фиг.5). ,Блок включает схему захвата управления, состоящую из триггера 141 и элементов НЕ 137 и 147, И-НЕ 146 и

148 и элемента 144 задержки. В исходном состоянии на прямом выходе триггера 141 находится логический нуль, а на инверсном выходе — логическая единица. При появлении в цепи 153а сигнала требования с блока 18 с выхода элемента И-НЕ 146 и выхода 154 (по цепи 154а) на шину 8 поступает сигнал требования на внепроцессорную передачу (в терминологии интерфейса

MIIH сигнал ЗМ). Процессор ЭВМ, получив этот сигнал, устанавливает сигнал предоставления (РЗМ), поступающий по цепи 152а с входа 152 через элемент НЕ 137 на вход триггера .14 1.

Триггер устанавливается в единичное состояние, при этом снимается сигнал требования ЗМ и на выходе элемента

НЕ 147 устанавливается сигнал подтверждения (ПЗ). Также единичным сигналом с триггера 141 разрешается работа триггеров 142 и 143 и информируется блок 18 а передаче управления шиной второй ЭВМ устройству.

При выполнении устройством цикла обращения к шине 8 после установки адреса на шине тактовым импульсом с входа 153 по цепи 153б происходит ус" тановка триггера 142 и формирование элементом HF. 149 сигнала синхронизации (ОБМ). Следующим тактовым импульсом по цепи 153в устанавливается триггер 143, а на выходах элементов И-НЕ

150 и 151 появляется сигнаг. "Ввод" ипи "Вывод" в зависимости от кода операции,поступившего по цепям 153r и 153л. Получив один из этих сигналов, устройство, к которому происхо- дит обращение выполняет требуемую операцию и выставляет синхросигнал (ОТВ), по переднему фронту которого с определенной задержкой происходит

19

1596341

20 сброс триггера 143 и снятие сигнала

"Ввод" или "Вывод, а по заднему фронту сбрасывается триггер 142 и снимается сигнал ОБМ. Сигнал с выхода триггера 142 поступает в блок 18 и завершает цикл обращения к шине в торой ЭВМ.

После завершения перецачи блок 18 снимает сигнал требования (в цепи

153а — нулевой уровень), что вызывает сброс триггеров блока в исходное состояние. При этом сигнал ПЗ снимается и управление шиной возвращается процессору ЭВМ.

Формула изобретения

1 . .Устройство для сопряжения двух

ЭВМ, содержащее блок формирования 20 уравляющих сигналов, блок управления передачей, блок управления шиной первой ЭВМ, блок управления шиной второй ЭВМ, два дешифратора, два блока усиления, два регистра управления, 25 два коммутатора,два регистра адреса, первый регистр счета, два блока прерывания, причем первые .группы информационных входов и выходов первого и второго блоков усиления образуют группы входов и выходов устройства для подключения соответственно к группам информационных выходов и входов первой и второй ЭВМ, входы разрешения прерывания и выходы запроса прерывания

3S первого и второго блоков прерывания являются входами и выходами устройства для подключения соответственно к выходам разрешения прерывания и к вхозапросa прерывания первой и вто 40 рой ЭВМ первые группы входов логического условия и первые группы выходов блоков управления шинами первои . и второй ЭВМ образуют группы входов и выходов устройства для подключения .соответственно к группам командных выходов и к группам командных входов первой и второй ЭВМ, разрешающий вход и первый выход первого дешифратора является входом и выходом устройства для подключения соответственно к синхровыходу и к синхровходу первой ЭВМ, разрешающий вход второго дешифратора и первый выход блока формирования управляющих сигналов являются входом и выходом устройства для подключения соответственно к синхровыходу и к синхровходу второй ЭВМ, при этом вторые группы выходов и вторые группы входов логического условия блоков управления шинами первой и второй ЭВМ соединены соответственно с первой, второй группами входов логического условия и с первой, второй группами выходов лока управления передачей, третья группа выходов которого соединена с первой группой входов логического условия блока формирования управляющих сигналов, первый вход логического условия которого соединен с вторым выходом первого дешифратора, группа информационных входов которого соединена с второй группой входов логического условия блока формирования управляющих сигналов и с второй группой информационных выходов первого блока усиления, вторая группа информационных входов которого соединена с первой группой выходов блока формирования управляющих сигналов, второй выход которого соединен с управляющим входом первого коммутатора, первая группа информационных входов которого соединена с группой информационных входов первого регистра управления и с третьей группой информационных выходов первого блока усиления, третья группа информационных входов которого соединена с группой информационных выходов второго коммутатора и с второй группой информационных входов второго блока усиления, вторая группа информационных выходов кбторого соединена с второй группой информационных входов первого коммутатора, с вторым входом логическо-. го условия блока формирования управляющих сигналов и с группой информационных входов второго дешифратора, группа выходов которого соединена с третьей группой входов логического условия блока формирования управляющих сигналов, вторая группа выходов которого соединена с группой информационных входов второго регистра управления, установочный вход которого и установочный вход первого регистра управления соединены с четвертой группой выходов блока управления передачей, первый вход логического условия которого соединен с входом запроса прерывания первого блока прерывания, с первым информационным входом второго коммутатора и с информационным выходом первого регистра управления; информационный вход которого соединен с третьим выходом блока фор21

1596341

22 мирования управляющих сигналов, третья группа выходов соединена с группой управляющих входов второго коммутатора, второй информационный входкоторого соединен с информационным выходом второго регистра управления, с входом запроса прерывания второго блока прерывания и с вторым входом логического условия блока управления 1р передачей, третий информационный вход второго коммутатора соединен с информационным выходом первого регистра адреса и с информационным входом первого блока усиления, информационный вход второго блока усипения соединен с четвертым выходом блока формирования управляющих сигналов, о т л и— ч а ю ц е е с я тем, что, с целью повышения быстродействия, в устройст- 20 во введены буферная память, третий коммутатор, второй регистр счета,при этом пятый выход блока формирования управляющих сигналов соединен с управляющим входом третьего коммутато- 25 ра, информационный выход которого соединен с адресным входом буферной памяти, информационный вход которой и информационные входы первого и второго регистров адреса, первого и вто- gp рого регистров счета соединены с группой информационных выходов первого коммутатора, шестой выход блока формирования управляющих сигналов соединен с входами загс си первого и второго регистров адреса, первого регистра счета, с установочным входом второго регистра счета и с первым входом записи †чтен буферной памяти, второй вход записи-чтения которой, а также синхровходы первого и второго регистров адреса, первого и второго регистров счета соединены с пятой группой выходов блока управления передачей, тРетий и четвертый входы ло- 45 гического условия которого соединены соответственно с первыми информационными выходами соответственно первого и второго регистров счета, вторые . информационные выходы которых сбединены соответственно с первым и вторым информационными .входами и третьего коммутатора, а также с четвертым и пятым информационными входами второго коммутатора, шестой и седьмой

I информационные входы которого соединены соответственно с информационными выходами буферной памяти и второго регистра адреса.

2. Устроство по п.1, о т л и— ч а ю щ е е с я тем, что блок формирования управляющих сигналов содержит дешифратор, пять элементов И, восемь элементов ИЛИ, элемент И-НЕ, элемент задержки, три группы элементов И-HF. группу элементов И, причем первые входы первого, второго, третьего и четвертого элементов ИЛИ, первый и второй входы элементов И-НЕ первой группы образуют первую группу входов логического условия блока, первые входы первого и второго эле— ментов И, пятого элемента ИЛИ, элементов И-НЕ второй группы, шестые элементы ИЛИ, соединенные с первым входом третьего элемента И, образуют вторую группу входов логического условия блока, первые. входы четвертого элемента И, седьмого элемента ИЛИ, второй вход пятого элемента ИЛИ, второй вход шестого элемента ИЛИ, соединенный с вторым входом седьмого элемента ИЛИ и с первыми входами элементов И группы, первые входы элементов

И-НЕ третьей группы образуют третью группу входов логического условия блока, второй вход первого элемента

И соецинен с вторыми входами второго элемента И, элементов И-.НЕ второй группы, с первым входом восьмого элемента ИЛИ и является первым входом логического условия блока, второй вход четвертого элемента И соединен с вторым входом восьмого элемента

ИЛИ, с вторыми входами элементов

И-НЕ третьей группы, с первым входом элемента И-НЕ и является вторым входом логического условия блока, выходы элемента И-НЕ, первого элемента

ИЛИ, третьего элемента И, третьего элемента ИЛИ, четвертого элемента ИЛИ и пятого элемента .И являются соответственно с первого по шестой выхода" ми блока, выход второго элемента ИЛИ и первый вход первого элемента ИЛИ образуют первую группу выходов блока, выходы элементов И группы образуют вторую группу. выходов блока, выходы элементов И-НЕ первой, втоРой и третьей групп соединены с группой информационных входов дешифратора и образуют третью группу выходов блока, при этом в блоке формирования управляющих сигналов выход первого элемента И соединен с вторым входом первого элемента ИЛИ, выход второго элемента И соединен с вторым входом

1596341

35 второго элемента ИЛИ, выход четвертого элемента И соединен с вторым входом третьего элемента ИЛИ, выход пятого элемента ИЛИ соединен с вторым входом че твер то го элемента ИЛИ, выход

5 восьмого элемента ИЛИ соединен с разрешающим входом дешифратора, выход которого соединен с вторыми входами третьего элемента И, элементов И группы и с первым входом пятого элемента И, второй вход которого соединен с входом шестого элемента ИЛИ, выход седьмого элемента ИЛИ соединен с входом элемента задержки, выход которого соединен с вторым входом элемента И-НЕ.

3. Устройство по п.1, о т л и— ч а ю щ е е с"я тем, что блок управления передачей содержит дешифратор, генератор импульсов, счетчик, четыре триггера; пятнадцать элементов

И, двенадцать элементов ИЛИ, два элемента И-НЕ, два элемента И-ИЛИ, три одновибратора, четыре элемента за- 35 держки, пять элементов НЕ, причем первый вход первого элемента И-НЕ, соединенный с входом первого элемента задержки, с первыми входами первого элемента И, первого и второго элементов И.-ИЛИ, первый вход первого элемента ИЛИ, соединенный с входом запуска первого одновибратора, и первый вход второго элемента И, соединенный с вторым входом первого элемента И-НЕ, образуют первую группу входов логического условия блока, первый вход второго элемента И-НЕ, первый вход запуска второго одновибраторар второй вход. запуска второго 4р . одновибратора, соединенный с первыми входами третьего, четвертого и пятого элементов И, с входом второго элемента задержки, с вторыми входами

1 второго элемента И-НЕ, второго элемента И-ИЛИ, образуют вторую группу входов логического условия блока, первый и второй информационные входы дешифратора, вход запуска третьего одновибратора и первый вход шестого элемента И являются соответственно первым, вторым, третьим и четвертым входами логического условия блока, единичный выход первого триггера, соединенный с первыми входами второго и третьего элементов ИЛИ, выход перво . 5

ro элемента НЕ, единичный выход второго триггера, соединенный с вторым входом второго элемента И, образуют первую группу выходов блока, единичный выход третьего триггера, первый выход дешифратора, соединенный с первыми входами седьмого и восьмого элементов И, четвертого и пятого элементов ИЛИ, с вторым входом первого элемента И-ИЛИ, с третьим входом второго элемента И-ИЛИ, с входом третьего элемента задержки, второй выход дешифратора, соединенный с первыми входами девятого и десятого элементов

И, шестого элемента ИЛИ, с входом; четвертого элемента задержки, с третьим входом первого элемента И-ИЛИ, с четвертым входом второго элемента

И-ИЛИ, с третьим входом второго элемента И-НЕ, с вторым входом первого элемента И, выход одиннадцатого элемента И и первый синхровыход генератора импульсов образуют вторую группу выходов блока, выход первого элемента

И, соединенный с входом первого эле,мента НЕ, первый вход первого элемента И-НЕ, выходы первого и второго элементов И-ИЛИ, пятого элемента И и единичный выход шестого триггера, соединенный с первым входом одиннадцатого элемента И, с вторым входом четвертого элемента ИЛИ, образуют третью группу выходов блока, выход счетчика, соединенный с вторым входом шестого элемента И, и выход шестого элемента

И образуют четвертую группу выходов блока, выходы с седьмого по двенадцатый элементов ИЛИ и двенадцатого элемента И образуют пятую группу выходов блока, при этом в блоке управления передачей выход третьего элемента задержки соединен с синхровходом второго триггера, единичный вход которого соединен с первым входом тринадцатого элемента И и с выходом пятого элемента ИЛИ, второй вход которого соединен с выходом третьего одновибратора и с вторым входом шестого элемента ИЛИ, выход которого соединен с первым входом четырнадцатого элемента И и с единичным входом третьего триггера, нулевой вход которого соединен с выходом тринадцатого элемента И, второй вход которого, соединен с третьим выходом дешифратора и с вторым входом четырнадцатоl го элемента И, выход которого соединен с нулевым входом второго триггеl ра, синхровход третьего триггера соединен. с выходом четвертого элемента задержки, выход первого элемента И-HE

1596341

2б

Фиг. 1 соединен с вторым входом первого элемента ИЛИ, выход которого соединен с единичным входом первого триггера, нулевой вход которого соединен с выхо.—

5 дом второго элемента И, выход первого одновибра тора соединен с вторыми ,входами седьмого и девятого элементов И, выход последнего соединен с первыми входами седьмого и десятого элементов ИЛИ и с входом второго элемента НЕ, выход которого соединен с первым входом двенадцатого элемента ИЛИ, второй вход которого соединен с выходом третьего элемента НЕ, вход которого соединен с выходом восьмого элемента И, с вторым входом десятого элемента ИЛИ и с первым входом одиннадцатого элемента ИЛИ, второй вход которого соединен с выходом десятого 20 элемента И, с первым входом девятого элемента ИЛИ и с первым входом восьмого элемента ИЛИ, второй вход которого соединен с вторым входом седьмого элемента ИЛИ, с выходом седьмо- 25 го элемента И и с входом четвертого элемента задержки, выход которого соединен с вторым входом девятого элемента ИЛИ, выход первого элемента задержки соединен с входом пятого gp элемента НЕ, выход которого соединен с вторым входом второго элемента ИЛИ, выход которого соединен с первым вхо.— дом двенадцатого элемента И, второй вход которого соединен с выходом второго элемента И-HF. второй вход восьмого элемента И соединен с вторым входом десятого элемента И и с выходами пятнадцатого элемента И, первый вход которого соединен с выходом второго элемента задержки, а второй вход — с первым выходом второго од-. новибратора, второй выход которого соединен с синхровходом четвертого триггера и с вторым входом третьего элемента И, выход которого соединен с разрешакнцим входом генератора импульсов и с вторым входом третьего элемента ИЛИ, выход которого соединен с установочным входом счетчика, счетный вход которого соединен с вторым синхровыходом генератора импульсов, третий синхровыход которого соединен с вторым входом четвертого элемента

И, выход которого соединен с нулевым входом четвертого триггера, нулевой выход которого соединен с четвертым входом первого элемента И-ИЛИ, четвертый синхровыход генератора импульсов соединен с вторым входом одиннадцатого элемента И, выход четвертого элемента ИЛИ соединен с вторым входом пятого элемента И.

1596341

1596341

Фиг. 4

Составитель С. Пес тмал

Техред Л.Олийнык Корректор В. Гирняк

Редактор А.Orap

Заказ 2911 Тираж 566 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r . Ужгород, ул. Гагарина, 101