Арифметико-логическое устройство

 

Изобретение относится к вычислительной технике. Цель изобретения - расширение функциональных возможностей. Устройство содержит управляющий коммутатор 1, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 2, элементы И-НЕ 3, элемент НЕ 4, управляющий триггер 5, элемент И 6, регистр 7 перезаписи и N вычислительных блоков 8<SB POS="POST">1</SB>-8<SB POS="POST">N</SB>, где N - разрядность операндов. Каждый вычислительный блок содержит регистры 9,10,11, сумматор-вычитатель 12, коммутаторы 13-17, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 18,19, триггеры 20,21, элементы И 22-26, элементы ИЛИ 27,28,29, элемент НЕ 30. Устройство содержит также информационные входы 31,32,33, тактовый вход 34, входы 35-38 задания режимов, вход 39 начальной установки, информационные выходы 40,41,42. Изобретение позволяет выполнять операции умножения, деления, извлечения квадратного корня и сортировки массива чисел. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G 06 F 7/38, 7/06

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHQMV СВИДЕТЕЛЬСТВУ й;"

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

rEPH П<НТ СССР!

; (21) 4605343/24-24 (22) 14. 11. 88 (.46) 15. 10.90. Бюл. Р 38 (72) F..ß, Âàâðóê, А.А.Мельник и И.Г.Цмоць (53) 681, 325 (088. 8) (56) Авторское свидетельство СССР

Ф 1176321, кл. Г Об F 7/38, 1985.

Авторское свидетельство СГСР

У 1290299, кл. Г 06 F 7/38, 1985.

1 (54) АРИФИЕТИКО-ЛОГИЧЕСКОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике. Цель изобретения расшнрение функциональных воэможностей. Устройство содержит управляющий коммутатор 1, элемент ИСКЛОЧАИЩЕЕ

ИНИ 2, элементы И-НЕ 3, элемент HE 4, .,80„» 159985З а 1

2 управляющий триггер 5, элемент И б, регистр 7 перезаписи и и вычислительных блоков 8E — 8п, где n — разрядность операндов. Каждый вычислительный блок содержит регистры 9, 10, 11, сумматор-вычитагель 12, коммутаторы

13 — 17, элементы ИСКЛИЧАР)1 (ЕЕ ИЛИ 18, 19, триггеры 20,21, элементы И 22—

26, элементы ИХ И 27,28,29, элемент

НГ 30. Устройство содержит также ин- формационные-входы 31,32,33, тактовый вход 34, входы 35 - 38 задания режи-, мов, вход 39 начально . установки, информационные выходы 40 — 42. Изобретение позволяет выполнять операции умножения, деления, извлечения квадратного корня и сортировки массива чисел. E ил.

1599853

Изобретение относится к вычислительной технике и может быть использовано для выполнения операций:умножения, деления, извлечения квадратно5 го корня при обработке больших массивов многоразрядных чнсел,. а также для выполнения операции сортировки.

Целью изобретения является расширение функциональных воэможностей за 10 счет обеспечения выполнения операции сортировки чисел.

Схема устройства представлена на ч ертеже .

Устройство содержит управляющий коммутатор 1, элемент ИСКЛИЧАИЩЕЕ

ИЛИ 2, элемента И-НЕ 3, элемент НЕ 4, управляющий триггер 5, элемент И 6, регистр 7перезаписи и и вычислительных блоков 8, где и — разрядность 2р операндов. Каждый вычислительный блок содержит регистры 9 - 11, сумматорвычитатель 12, коммутаторы 13 — 17, элементы ИСКЛЮЧАЗ)ЩЕЕ ИЛИ 18, 19, триггеры 20,21, элементы И 22 — 26, эле- 25 менты ИЛИ 27 — 29, элемент НЕ 30.

Устройство содержит также информационные входы 31 — 33, тактовый вход 34, входы задания режимов вычисления квадратного корня 35, деления 36, сортировки 37 и умножения 38, вход 39 начальной установки, информационные выходы 40 — 42.

Устройство работает следующим образом.

Умножение в устройстве производится с младших разрядов множителя со сдвигом частного произведения вправо при неподвижном множимом. Частное произведение, в зависимости от значе- 40 ния n-ro и (n+1)-го разряда множителя получается или путем сложения содержимого регистра 9 с содержимым регистра 11 (n=0; (и+1)=1j, или путем вычитания содержимого регистра 11 из содержимого регистра 9: jn=1; (n+1) =О), или в качестве частного произведения берется содержимое регистра 9: (n=

=(n+1)j .

Деление s устройстве сводится к выполнению последовательности вычитаний (знак делителя равен знаку (i-1)го частного остатка) или суммирований (знак делителя не равен знаку (i-1)-го частного остатка) делителя сначала с делимым, а затем с образо55 вавшимися в процессе деления частными остатками, сдвинутыми на один разряд влево. После каждого вычитания

K1lH cyMMHPoBaHHR определяется значение i-ro разряда частного:1 (знак делителя равен знаку i-го частного ос- татка) или О (знак делителя не равен знаку i-го частного остатка).

Вычисление квадратного корня в устройстве сводится к выполнению последовательности операций вычитания (результат предыдущей операции положительный) или суммирования (результат предыдущей операции отрицательный) чисел, полученных в процессе вычисления, сначала из подкоренного выражения, а затем из частных подкоренных выражений, за которые берутся результаты операций, сдвинутые на один разряд влево. Первая операция, которая выполняется — это вычитание числа

0,01. Знак результата этого вычитания определяет старший разряд результата вычисления квадратного корня (результат положительный — старший разряд В1=1, отрицательный — 8 --0), остальные разряды (Вр,...,Bn+ ) определяются аналогично. Последующие числа вычитания или суммирования получаются путем записи кода Ъ; в два разряда после разрядов результата извлечения корня квадратного.

Сортировка массивов чисел в устройстве производится методом прямого включения, при котором в каждом такте путем сравнения поступающего числа с просортированными числами массива определяется группа чисел, меньших данного числа. Числа, меньшие поступившего числа, сдвигаются вниз на одну позицию, На образовавшееся свободное место между группой чисел, меньших поступившего, и группой чисел, больших и равных поступившему числу, записывается данное число.

При операции умножения на вход 38 подается логическая единица. Множимое и множитель поступают соответственно на входы 32 и 33, а на вход 31 при .этом поступает число нуль.

По первому тактовому импульсу в триггер 20 первого вычислительного блока записывается логическая единица, а в регистры 9, 11, 1О этого же вычислительнОго блока — соответственно нуль, множимое и множитель. Сигнал с выхода триггера 20 задает сумматору-вьгчитателю операцию вьиитания.

Значение п-ro и (и+1)-.го разрядов множителя поступают на входы элемента ИСКЧВЧАИЩЕЕ ИЛИ 18, и в случае, одна микрооперация алгоритма умножения. Результат умножения с удвоенной точностью формируется на выходах коммутаторов 14,17 и регистра 10 и-го .вычислительного блока 8н после прохождения данных через нсе вычислительные блоки 8, т.е. после n-ro тактового импульса.

При операции депения на вход 36 подается потенциал логической единицы.

Старшие разряды делимого (первое полуслоно) поступают íà вход 31, а

его младшие разряды (второе полуслово) — на вход 33, причем младший разряд второго полуслова поступает на вход первого разряда этого информационного входа, Делитель поступает на

50

5 159985 если содержимое II-ro разряда равно содержимому (II+1)-го разряда, то на прямом выходе этого элемента имеем логический нуль, а на инверсном — единицу, Информация с выходов элемента ИСКЛОЧАЫ111ЕГ ИЛИ 18 проходит через элементы И 22,23 и поступает на управляющие входы коммутаторов 14 и 17.

Коммутатор 14 н зависимости от информации на его управляющих входах может передавать на выход сдвичутый вправо на один разряд код либо с выхода регистра 9, либо с выхода сумматора-вычитателя 12 ° Код с выхода коммутатора 14 первого вычислительного блока 8 поступает на вход первого регистра 9 (п старших разрядов) второго вычислительного блока Rg, 20

Значение п-ro разряда множителя через коммутатор 13 поступает на информационный вход триггера 20 второго вычислительного блока 8 . Множимое с выходов регистра 11 (кроме второго и 25 третьего разрядов) поступает на входы

1 соответствующих разрядов регистра 11 второго вычислительного блока Rg.

Второй и третий разряд множимого через коммутатор 15 пос гупает на входы 30 второго и третьего разрядов регистра

11 второго вычислительного блока 8 g.

По второму тактовому импульсу информация с выходов первого вычислительного блока RI записывается и триггеры 20, 21, регистры 9 .— 11 второго вычислительного блока Rg. Одновременно в первый вычислительный блок Ri записываются новые числа для выполнения операции умножения. В каждом вычислительном блоке 8 выполняется

3 6 вход 32. Знаковые разряды делимого и делителя поступают на входы элемента ИСКЛВЧА1О1 1ЕЕ ИЛИ 2, на выходе которого формируется знак частного, который записывается н триггер 20 первого вычислительного блока 8 .

По первому тактовому импульсу делитель и делимое записываются в регистры 9 — 11.

Сигнал с выхода триггера 20 устанавливает сумматор-нычитатель 12 или в режиме вычитания (логическая единица) или в режим суммирования (логический нуль). Инверсное значение знака результата, полученное на выходе сумматора-нычитателя 12 поступает на вход элемента ИСКЛ1ЯАИГ ЕЕ ИЛИ 19, на другой вход которого поступает знак делителя.

В случае равенства этих знаков на выходе элемента ИСКЛЛЧАИЩГЕ ИЛИ 19 формируется сигнал логического нуля, который через коммутатор поступает на вход триггера 20 второго вычислительного блока 82.

Код с выходов сумматора-нычитателя 12, сдвинутый влево на один разряд, проходит через коммутатор 14 и поступает на входы старших разрядов регистра 9 второго вычислительного блока Rq. Ha вход младшего разряда регистра 9 второго вычислительного блока 8 поступает код с выхода п-ro. разряда регистра 10 первого вычислительного блока 8, прошедший через и-й разряд коммутатора 14 этого вычислительного блока. Код с ныхода коммутатора 17 поступает на вход первого разряда регистра 10 второго вычислительного блока 8р. На входы остальных разрядов регистра 10 поступает код с выходов регистра 10 первого вычислительного блока 81, сдвинутый вправо на один разряд. Делитель с выхода регис=ра 11 через ком таторы 16 и 15 поступает на входы соответствующих разрядов регистра 11 второго нычислительного блока 82.

По второму тактовому импульсу информация с выходов первого вычислительного блока Я записывается н триггеры 20, 21, регистры 9 — 11 второго вычислительного блока 82.

Одновременно в первый вычислительный блок 8 записываются новые дели- z тель и делимое для выполнения операции деления. В каждом вычислительном блоке 8 выполняется одна итерация алЧАЮЩЕЕ ИЛИ 19 формируется логический нуль, который через коммутаторы 13 и 17 поступает соответственно на вход триггера 20 и на вход первого разряда регистра 10 второго вычислительного блока 8 . Код с выходов регистра 11 (кроме второго и третьего разрядов), через коммутатор 16 поступает на входы соответствующих разрядов регистра

11 второго вычислительного блока 8 .

На второй и третий разряд данного регистра 11 поступает соответственно инверсное и прямое значение знака вычитания, прошедшее через коммутатор 15.

Код с выходов регистра 11, сдвинутый вправо на один разряд, поступает на входы регистра 11 второго вычислительного блока 82.

По второму тактовому импульсу информация с выходов первого вычислительного блока 8 1 записывается в триггеры 20,21 и в регистры 9 — 11 второго вычислительного блока Rg. Одновременно в первый вычислительный блок 8 записывается новое подкоренное выражение для извлечения квадратного корня. В каждом вычислительном блоке 8 выполняется одна итерация алгоритма вычисления квадратного корня.

Результаты вычисления квадратного корня формируются на выходе коммутаторов 16 и 15 и-ro вычислительного блока .Rg.

При сортировке на вход 37 подается потенциал логической единицы. Перед началом сортировки импульсом с входа 39 начальной установки триггер

21 п-го вычислительного блока R устанавливается в нулевое состояние.

Сортируемые числа поступают на вход

31, а на входы 32 и 33 поступают нули. Потенциал логической единицы с входа 37 поступает на входы установки в единицу триггеров 20 и уста. навливает их в единичное состояние.

По переднему фронту первого тактового импульса в регистр 9 всех вычислительных блоков 8 записывается. первое число сортируемого массива, а в триггер 5 — нуль.

3а время первого тактового импульса сигнал логической единицы с инверсного выхода триггера 5, проходя через элемент И б, устанавливает триггеры 21 во всех вычислительных бло7 59985 горитма деления, Результат деления

Формируется на выходах .1-ro, 2-ro... (n-1)-ro разрядов регистра .10 .и коммутатора 17 и-го вычислительного блока 8„, причем информация на выходе

5 (и-1)-го разряда регистра 10 является ,знаком результата, а информация на выходе коммутатора 17 - младшим разрядом частного.

При вычислении квадратного корня на вход 35 подается потенциал логической единицы. Старшие разряды подкоренного числа (первое полуслова) поступают на вход 31, младшие разряды (sTopoe полуслово) - на вход 32, причем младший разряд второго полуслова поступает на вход первого разряда этого входа. На вход 33 поступает нуль.

На выходе элемента И-НЕ 3 устанавливается потенциал логической единицы, который поступает на вход триггера 20 первого вычислительного блока 84. Потенциал логической единицы с входа 35 поступает на входы установки в едини- 25 цу третьего, четвертого...-(i+2)-го разрядов регистров 11 соответственно первого Rl, второго R .. ° 8; вычислительного блока и устанавливает данные разряды регистров 11 в единичные зна- 30 чения..

По первому тактовому импульсу в триггер 20 первого вычислительного блока 8 . записывается логическая единица, а в регистры 9 . — 11 этого же вычислительного блока - код подкоренного выражения и нуль с входов 31

33 соответственно. На сумматоре-вычитателе 12 происходит вычитание cdдержимого регистра 10 (0.010...0) из 40 содержимого регистра 9. Результат вычитания, .сдвинутый влево на один разряд, проходит через коммутатор 14 и поступает на входы старших разрядов регистра 9 второго вычислительного блока 8 . На вход младшего разряда регистра 9 поступает код с выхода и-ro разряда регистра 10 первого вычислительного блока 81, прошедший через и-й разряд коммутатора 14 этого вычислительного блока.

Инверсное значение знака результата вычитания, .полученное на выходе сумматора-вычитателя 12, поступает на вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 19, на другой вход которого поступает сигнал логического нуля -с выхода первого разряда регистра 11;.В случае равенства этих знаков на выходе элемента ИСКЛЮ53 10

9 15998 ках 8 и триггер 5 в единичное состояние.

По второму тактовому импульсу происходит запись второго числа из сортируемого массива в регистры 7 и 9, запись первого числа с выходов комl мутатора 1 в регистр 9 первого вычислительного блока 8<; перезапись кодов с выходов коммутаторов 16 и 15 предыдущих вычислительных блоков в регистры 9 последующих вычислительных блоков 8; запись нуля с инверсного выхода триггера 5 в триггер 21 первого вычислительного блока 8(. В первом вычислительном блоке 8 из содержимого регистра 9 вычитается содержимое регистра 11. Если содержимое регистра

9 больше или равно содержимому регистра 11, то на инверсном выходе знаково- 2р го разряда сумматора-вычитателя формируется сйгнал логической единицы, и сигнал логического нуля — в противном случае.

Этот сигнал через элемент ИЛИ 28 поступает на вход элемента И 25, где он разрешает (логическая единица) или, запрещает прохожцение тактовых им— пульсов через этот элемент. Кроме этого, данный сигнал управляет переключением коммутаторов 16 и 15.

По третьему тактовому импульсу происходит запись третьего числа иэ сортируемого массива в регистры 7 и 9; перезапись информации с выходов коммутаторов 16 и 15 предыдущих вычисли35 тельных блоков 8 в регистры 11 последующих вычислительных блоков 8, запись нуля с выхода триггера 21 первого вычислительного блока 8 в триггер 21 второго вычислительного 82, запись кода с выходов коммутатора 1 (для случая, когда второе число больше первого) в регистр 11 первого вычислительного блока 8 .

По приходу следующих тактовых импульсов устройство работает аналогично;

По фронту (и+1)-го тактового импульса происходит запись первого числа второго сортируемого массива в регистры 7 и 9, запись кода с выходов коммутаторов 16,15 предыдущих вычислительных блоков 8 в регистры 11 последующих вычислительных блоков 8, запись логического нуля с выхода триггера 21 и-го вычислительного блока 8 и в триггер 5.

3а время (n+1)-го тактового импульса сигнал логической единицы инверсного выхода триггера 5 через элемент И 6 устанавливает все триггеры

21 и триггер 5 в единичное состояние.

После поступления (и+1)-го тактового импульса числа первого массива отсортированы в порядке убывания (наибольшее число находится в регистре 9 первого вычислительного блока 8л) °

По приходу следующих тактовых импульсов одновременно с сортировкой второго массива чисел производится последовательный вывод первого отсортированного массива и т.д.

Формула иэ обретения

Арифметико-логическое устройство, содержащее элемент ИСКЛИЧА10ЩЕЕ ИЛИ, элемент И-НЕ и п вычислительных блоков, где n — разрядность операндов, каждый вычислительный блок содержит три регистра, сумматор-вычитатель, первый триггер, первый элемент ИЛИ, элемент НЕ, два элемента:И, два элемента ИСКЛИЧАИ! (ЕЕ ИЛИ и три коммутатора, причем в карпом i-м вычислительном блоке, где i-1,2,3..., и входы первых разрядов первой и второй групп устройства соединены соответственно с первым и вторым входами элемента ИСКЛЮЧ)ЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом элемента И-НЕ, второй вход которого подключен к входу задания режима деления устройства, выход элемента И-HE соединен с информационным входом первого триггера первого вычислительного блока, входы первой и третьей групп устройства соединены с информацнонными входами соответственно первого и. второго регистров первого вычислительного блока, вход задания режима вычисления квадратного корня устройства соединен в i-м вычислительном блоке с первым входом нервого элемента

ИЛИ и входом установки в единичное состояние (i+2)-ro разряда третьего регистра, вход задания режиMR e eHH T oH H C e HHe:» BT0 рыми входами первых элементов ИЛИ всех вычислительных блоков, вход задания режима умножения устройства соединен с первыми входами первого и второго элементов И и первыми управляющими входами первых коммутаторов всех вычислительных блоков, тактовый

11 1599 вход устройства соединен с входами синхронизации первых триггеров и первых и вторых регистров всех вычислительных блоков, в i-м вычислительном блоке выход первого триггера соединен с управляющим входом сумматора-вычитателя, выходы разрядов первого регистра соединены с входами соответствующих разрядов первой группы информа-10 ционных входов сумматора-вычитателя и со сдвигом на один разряд в сторону младших разрядов — с входами разря15

35 дов первой группы информационных вхо- дов второго коммутатора, выходы разрядов сумматора-вычитателя соединены .со сдвигом на один разряд в сторону младших разрядов с входами разрядов второй группы информационных входов второго коммутатора и, са сдвигом на один разряд в сторону старших разрядов — с входами разрядов третьей группы информационных входов второго коммутатора, первый и второй управляющие входы которого подключены к выходу соответственно первого и второго элементов И, вторые входы которых под ключены соответственно к инверсному и прямому выходам первого элемента

ИСКЗЮЧАИЩЕЕ ИЛИ, первый.и второй вхады которого подключены к выходам саатветственно п-го и (n+ 1)-ro разрядов второго регистра, выход первого элемента ИЛИ соединен с вторым управляющим входом первого коммутатора и третьим управляющим входом второго коммутатара, выходы разрядов третьего регистра соединены с входами соответствующих разрядов второй группы информационных входов сумматора-вычитателя, выходы (i+ 1)-ro и (i+2) -га разрядов третьего регистра соединены с входами соответственно первого и второго разрядов первой группы информационных входов третьего коммутатора, прямой и инверсный выходы первого, разряда сумматора-вычитателя соедине ны с входами соответственна первого и второго разрядов второй группы информационных входов третьего коммутатора, инверсный выход первого разряда сумматора-вычитателя соединен с первым входом второго элемента ИСКЛЮЧА10ЩЕЕ ИЛИ, второй вход которого подключен к выходу первого разряда третьего регистра, первый и второй информационные входы первого коммутатора подключены соответственно к выходу п-го разряда второго регистра и к выходу

50 второго элемента ИСКЛИЧА10ЩЕЕ ИЛИ, выход j-ro разряда второго регистра

k-вычислительного блока, где j=2,3, mn; k=1,2...n-1; соединен с информационным входом j-ro разряда второго регистра (k+1)-ro вычислительного блока, выход j-ro разряда второго регистра п-го вычислительного блока является j ì разрядом первой группы выходов устройства,. вход и-го разряда третьей группы информационных входов второго коммутатора подключен к выходу n-ro разряда второго регистра, выход первого коммутатора k-го вычислительного блока соединен с информационным входом первого триггера (k+1)-ro вычислительного блока, группа выходов второго коммутатора и выходы первого и второго разрядов третьего коммутатора k-ro вычислительнаго блока соединены соответственно с информационными входами соответствующих разрядов первого регистра и с информационными входами (k+1)-ro u (k+Z)-га разрядов третьего регистра (k+1)-ro вычислительного блока, группа выходов второго коммутатора и-ro вычислительного блока является второй группой выходов устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей путем обеспечения выполнения сортировки чисел, в нега введены регистр перезаписи, управляющий триггер, элемент И, управляющий коммутатор, элемент НЕ, а в каждый вычислительный блок — второй триггер, третий, четвертый и пятый элементы И, второй и третий элементы ИЛИ, четвертый и пятый коммутаторы, причем вход начальной установки устройства соединен с входом установки второго триггера

n — ro вычислитечьнага блока в нулевое состояние, вход задания режима сортировки устройства соединен с первым управляющим входам управляющего коммутатора, и через элемент НŠ— с вторым управляющим входом управляющего коммутатора, выходы разрядов второго коммутатора и-го вычислительного блока соединены с информационными входами соответствующих разрядов регистра перезаписи, входы второй группь. устройства и выходы разрядов регистра перезаписи соединены соответственно с первой и второй группами инфарма» ционных входов управляющего коммутатора, выходы которого соединены с ин1599813 формационными входами соответствующих разрядов третьего регистра первого вычислительного блока, выход второго триггера k-го вычислительного блока

5 соединен с информационным входом второго триггера (k+1)-ro вычислительного блока, выход второго триггера п-го вычислительного блока соединен с информационным входом управляющего триг- р repa, инверсный выход которого соединен с информационным входом второго триггера первого вычислительного блока и с первым входом элемента И, выход которого соединен с входами уста- 5 норки в единичное сос-.ояние вторых триггеров всех вычислительных блоков и управляющего триггера, вход синхронизации которого, а также второй вход элемента И и входы синхронизации 20 регистра перезаписи и вторых триггеров и вторые входы третьих элементов

И всех вычислительных блоков подключены к тактовому входу устройства, в -м вычислительном блоке вход зада- 2 ния режима сортировки устройства соединен с первыми входами четвертого и пятого элементов И, входом установки в единичное состояние первого триггера, четвертым управляющим входом второго коммутатора и через элемент

НЕ - с вторым .входом второго элемента ИЛИ, прямой выход которого соединен с вторыми входами третьего и пятого элементов И, выход пятого элемента И соединен с первым входом третьего элемента ИЛИ, выход которого соединен с первым управляющим входом .третьего коммутатора, вход задания режима вычисления квадратного корня 40 устройства соединен с вторыми управляющими входами третьих коммутаторов всех вычислительных блоков, входы задания режимов деления и умножения устройства соединены соответственно с вторыми и третьими входами третьих элементов ИЛИ всех вычислительных блоков, входы первой группы устройства соединены с информационными входами четвертых групп вторых коммутаторов всех вычислительных блоков, в

i-м вычислительном блоке инверсный выход первого разряда сумматора -вычитателя соединен с вторым входом второго элемента ИЛИ, инверсный выход которого соединен с вторым входом четвертого элемента И, прямой выход которого соединен с третьим управляющим входом третьего коммутатора и первым. управляющим входом четвертого коммутатора, второй управляющий вход. ко-: торого подключен к инверсному выходу четвертого элемента И, выход второго триггера соединен с третьим входом второго элемента ИЛИ, выходы разрядов первого и третьего регистров, кроме их (i+1)-ro и (i+2)-го разрядов соединены с входами соответствующих разрядов соответственно первой и второй групп информационных входов четвертого коммутатора,: выходы (i+1)-го и (i+2)-го разрядов первого регистра соединены соответственно с входами первого и второго разрядов третьей группы информационных входов третьего коммутатора, выход второго элемента

ИСК1Р)ЧАЮЩЕЕ ИЛИ и выходы п-х разрядов сумматора-вычитателя и первого регистра соединены соответственно с первым, вторым и третьим информационными входами пятого коммутатора, первый, второй и третий управляющие входы которого подключены к выходам соответственно первого элемента ИЛИ, второго и первого элементов И, выход третьего элемента И соединен с входом синхронизации третьего регистра, выходы разрядов четвертого коммутатора

k-го вычислительного блока соединены ъ с информационными входами соответствующих разрядов, кроме (k+1)-ro u (k+2)-ro разрядов первого и третьего .регистра (k+1)-го вычислительного блока, выход пятого коммутатора k-го вычислительного блока соединен с информационным входом первого разряда второго регистра (k+1)-ro вычислительного блока, выход пятого коммутатора и-го вычислительного блока является первым разрядом первой группы выходов устройства, группа выходов четвертого коммутатора и-го вычислительного блока является третьей группой выходов устройства.