Матричная вычислительная система

Авторы патента:

G06F15/80 - содержащие матрицу процессоров с общим управлением, например процессоры обработки множества данных с одним устройством обработки команд (G06F 15/82 имеет преимущество)

Изобретение относится к вычислительной технике и, в частности, к многопроцессорным вычислительным системам. Цель изобретения - увеличение быстродействия за счет упрощения межпроцессорного обмена. Матричная вычислительная система содержит матрицу вычислительных устройств и запоминающих устройств размеров N<SP POS="POST">.</SP>N. В узлах главной диагонали матрицы находятся вычислительные устройства 1, а в ее остальных узлах - запоминающие устройства 2. 1 з.п. ф-лы, 6 ил.

ц1)g С 06 F 15/80

ГОСУД

h0 И

ПРИ

КА

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

// = РЕСПУБЛИК

ТВЕННЫЙ КОМИТЕТ

БРЕТЕНИЯМ И ОТНРЫТИЯМ

Т СССР

ТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

63952/24-24 . 03,89 .11.90. Бюл. и 43 ститут проблем моделирования етике АН УССР .Ф. Евдокимов, И.Ф. Зуб енко, нохин и А.А, Сигарев

1 .325 (088.8) рб ер К. Дж. Архитектура высокодительных вычислительных сисM. Наука, 1985, с, 114, нт Японии N - 61-55706, 6 F 1.5/16, 1985.

ТРИЧНАЯ ВЫЧИСЛИТЕЛЬНАЯ СИСТЕ(21) 4 (22) 2 (46) 2 (71) И в энер (72) В

А.Г. (.53) 6 ,(56) Т произв тем.

Пат кл. G (54)

2 (57) Изобретение относится к вычислительной технике и, в частности, к многопроцессорным вычислительным системам. Цель изобретения вЂ” увеличение быстродействия за счет упрощения межпроцессорного обмена. Матричная вычислительная система содер- жит матрицу вычислительных устройств и запоминающих устройств размером п п. В узлах главной диагонали матрицы находятся вычислительные устройства 1, а в остальных ее узлах вЂ” запоминающие устройства 2. 1 з.п, ф-лы, 6 ил.

1608700 Изобретение относится к вычислительной технике, в частности к многопроцессорным вычислительным системам.

Цель изобретения вЂ” увеличение быст5 родеиствия системы за счет упрощения м ежпр оц ес с ор ног о об мена .

На фиг.1 представлена схема матричной вычислительной системы; на фиг . 2 вЂ” схема вычислит ель ного устр ой ства; на фиг.3 вЂ” схема узла синхронизации на фиг.4 вЂ” формат адресной команды вычислительного устройства; на фиг.5 и 6 вЂ” форматы адресной части команд обращения к запоминающим устройствам соответственно с циклом записи и циклом чтения.

Матричная вычислительная система содержит вычислительные устройства

1, запоминающие устройства 2, первый 3 и второй 4 элементы И.

Каждое вычислительное устройство

1 содержит формирователь 5 синхроимпульсов, узел 6 обработки, узел 7 синхронизации, узел 8 формирования . маски, дешифратор 9, шинный формирователь 10.

Узел 7 синхронизации содержит элемент НЕ 11, первый 12 и второй 13 триггеры, первый 14 и второй 15 элементы И, третий 16 и четвертый 17 триггеры, первый 18 и второй 19 элементы И-НЕ, элемент ИЛИ 20.

Система команд вычислительного устройства содержит арифметико-логические операции, операции управления, к которым отнесены операции безусловного и условного переходов, обращение к подпрограммам и операции ввода-вывода. Для осуществления синх40 ронизации обмена в систему команды вычислительного устройства введены операции POST1 и POST2.

Для реализации единой системы адресации каждому вычислительному устройству системы присвоен абсолютный номер, равный номеру строки (столбца) матрицы, в которой он размещается. Кроме того, для определения адресных частей команд обмена в каждом вычислительном устройстве системы введена внутренняя (относительная) нумерация всех остальных вычислительных устройств системы.

Относительный номер n, j-ro вычислительного устройства 1 (j j)

1J .матрицы в системе нумерации i-ro вычислительного устройства 1 (i, i) матрицы определяется из соотношения / и- 1. + 1 при i)j (1)

1 при <) n 1

q и

А, = 2 (2 +,0 В 2.) +k .1 з ( (2) }Ф

1, если осуществляется запись операнда в запоминающее. устройство 2 (i,.j), где В=

2, .если запись операнда в запоминающее устройство 2 (i, j) не производится

{К вЂ” номер ячейки запоминающего устройства, в которую производится запись операнда.

При чтении информации i-м вычислительным устройством из ячейки с номером М запоминающего устройства 2 (j, i) адресная часть команды опреде» ляется из соотношения

Р+ л-(А," = 2. (2. + n вЂ” 1) +OC, (3) Узел 7 синхронизации предназначен для формирования сигналов "Блокировка записи" и "Блокировка чте-.

Ф! ния, длительности положительной фазы синхроимпульсов, для фиксации сигналов "Готовность обмена" и "Конец обмена".

Узел 8 формирования маски пред-. назначен для инвертирования и передачи значений р + 1, р + 2,..., р +

+ n + 1 разрядов. адреса выборки соот- ветствующих запоминающих устройств в режиме записи информации.

Работу системы рассмотрим на примере решения на ней методом простых итераций системы линейных уравнений вида

Х = ВХ + Ь, (4) где В вЂ” заданная числовая квадратPl1 ная матрица m-го порядка;

ЬЕК - заданный вектор (свободный член) .

Итерационная последовательность векторов имеет вид

К k-4

Х =ВХ +Ь, (5) Пусть порядок системы линейных уравнений (4) больше числа вычислиПри записи информации i-м вычислительным устройством системы в запоминающие устройства адресная часть команды записи определяется из соотношения

ых устройств, т. е. m > п, тогда

ый вектор можно разложить на тавляющих векторов тель иско п со где

Ь;

В к (1 (i) =. :m при i) 1

О при i=1, где

H ш =m

1-1 прич

С (4) ний зом, вект ном гаем

i-e ет п т емн ралл

MH y при комп с др ми °

К рой адр

i-r абс. про уст зап рой чи ной ным щие по и к

X =,> Х;

1=I к к-

В Х + b

1 1 1 f

° вЂ” числовая матрица размерноститкш, 1 1

R вЂ” заданный вектор (свободный член) ктор Х имеет компоненты Х к

k 1(i) -<, .. ., X едовательно, решение системы нейных алгебраических уравнеожно распараллелить таким обрачтобы вычисление каждого i-ro ра происходило в i-м вычислительстройстве. Для определения полачто m (2P+, и решении системы (4) каждое

ычислительное устройство выполняедназначенную ему часть общесисго алгоритма, функционируя паьно с остальными вычислительнытройствами системы, вычисляя

) том на каждом шаге итерации m нент вектора и обмениваясь ими ими вычислительными устройстваждая ячейка запоминающего усттва имеет некоторый абсолютный с А; в адресном пространстве вычйслительного устройства и лютный адрес А, вЂ” в адресном транстве j-го вычислительного ойства. результате исполнения оператора си (ST ADR) в запоминающее усттво операнд, находящийся в выительном устройстве, засыпается дресу", определяемому символичесменем ADR. Оператор одновремензаписи операнда i-м вычислительустройством системы в запоминаюустройства 2(i, j 1),...,2(i,je) ресу А имеет вид

T MA (i, j1, j2,. ° .,je) + A

Чтение операнда из запоминающего устройства может осуществляться под управлением любой арифметико-логической адресной команды. Например, при выполнении оператора сложения

ADD MA (j, i) + А j-e вычислительное устройство складывает содержимое своего аккумулятора с содержимым А-й ячейки запоминающего устройства

2(i, j) и результат помещается в аккумуля т ор .

С выхода формирователя 5 синхроимпульсов синхроимпульсы поступают на тактовый вход узла 7 синхронизации.

Если в выполняемой операции нет обращения к запоминаюшим устройствам, то синхроимпульс, пройдя по цепям узла синхронизации, подается на вход синхронизации узла 6 обработки.

Загрузка каждой компоненты вектора осуществляется следующим образом.

На информационном входе-выходе вычислительного устройства устанавлива ет ся сод ержимо е ег о а ккумуля тор а, на выходе адреса вЂ” содержимое (р + 1)вЂ” го младшего разряда адресной части команды, на выходе маски инвертируемое содержимое (р + 1) вЂ” (p+n+1) разрядов адресной части команды, .

Содержимое аккумулятора с информационного входа-выхода и адрес с выхода адреса i-rо вычислительного устройства поступают соответственно на информационные входы и на первые адресные входы всех запоминающих устройств i-й строки матрицы. Каждый из разрядов инвертированного кода маски подается на второй вход записи-чтения соответствующего запоминающего устройства в i-й строке матрицы. В те запоминающие устройства, на вторые входы записи-чтения которых будет подан логический нуль (активный уровень выборки), произойдет запись содержимого аккумулятора. Это позволяет в одном машинном цикле всем вычислительным устройствам системы обменяться одним операндом. После загрузки компонент вектора каждое вычислительное устройство выполняет оператор РО$Т1, который является сигна- лом систем о том, что запись информации данным .вычислительным устройством в запоминающее устройство завершена. Параллельно с процессом чтения из запоминающих устройств осуществляется аппаратный анализ состояния запоминающих устройств системы и в случае неготовности запоминающих

1608700 устройств для чтения цикл чтения затягивается посредством блокирования прохождения заднего фронта синхроимпульса узлом синхронизации, т. е. реализуется режим ожидания вычисли5 тельного устройства.

В цикле выполнения операции РОБТ1 каждое вычислительное устройство системы вырабатывает сигнал "Конец обмена" уровня логической единицы, который фиксируется триггером в узле синхронизации и выдается на выход признака конца обмена вычислительно-

ro устроиства, с которого он подает- 15 ся на один из входов элемента И 4. За оператором POST1 может сразу последовать оператор с циклом чтения из запоминающих устройств. В общем случае сигнал "Конец обмена" вырабатывается

20 вычислительными устройствами не одновременно, поэтому все вычислительные устройства, которые начали цикл чтения из запоминающих устройств до выработки последним вычислительным уст- 25 ройством сигнала "Конец обмена", перейдут в режим ожидания. С приходом последнего сигнала "Конец обмена" на выходе элемента И 4 вырабатывается сигнал "Разрешение системного чтения" который поступает на вход признака

"Разрешение системного чтения" всех вычислительных устройств системы, 1 разблокирует прохождение отрицатель« ной фазы синхроимпульсов, находящихся в режиме ожидания вычислительных устройств, давая тем самым им возможность завершить чтение первой компоненты вектора и продолжить функциони- рование.

Каждое вычислительное устройство начинает загрузкой первой компоненты вектора в свой аккумулятор путем исполнения оператора

LD NA(j i) + А

Допустим, что на первой итерации выполняется условие ()Х вЂ” Х ((7p, тогда вновь вычисленные компоненты вектора Х" заменяют в локальной памяти 50 вычислительного устройства компоненты вектора Х . Далее каждое вычислительное устройство выполняет операцию POST2, по завершении которой на выходе признака "Готовность обмена" устанавливается уровень логической единицы, который поступает на соответствующий вход элемента И 3. После исполнения всеми вычислительными устройствами операции POST2 на выходе элемента И 3 вырабатывается сигнал, который подается на вход признака разрешения системной записи всех вычислительных устройств, Далее может выполняться оператор ST MA (i

31,...,)е) записи в запоминающие устройства.

Если даже одно из вычислительных устройств не исполнило операции

POST2, то те вычислительные устройства, которые начали операцию записи информации в запоминающие устройства, перейдут в режим ожидания. Начатые операции(записи завершатся ими только после исполнения последним вычислительным устройством операции POST2.

После выполнения операции POST2 цикл итерации системы (4) повторяется. После того, как на некоторой итерации будет выполнено условие завершения итераций (по достижению точности), приходит выдача результата.

Узел 7 синхронизации формирует сигналы "Блокировка записи", "Конец обмена", фиксирует сигналы "Готовность обмена", "Конец обмена", вырабатываемые в узле 6 обработки, и управляет длительностью синхроимпульсов, которые первоначально формируются в формирователе 5 синхроимпульсоь

В процессе начальной установки триггеры 16 и 17 устанавливаются в единичное состояние, а триггеры 12 и 13 вЂ” в нулевое состояние.

Триггер 16 предназначен для фиксации сигнала "Конец обмена" уровня логической единицы, который формируется узлом обработки в цикле исполнения ипструкции POST1 и подается на четвертый вход режима узла синхрони- зации и далее на информационный вход триггера 16, устанавливая его в единичное состояние. Эта единица подается на соответствующий вход элемента

И 4. По приходу единичных сигналов со всех процессоров на выходе элемента И 4 вырабатывается сигнал, который поступая на вход признака разрешения системного чтения вычислительных устройств и далее на информационные входы всех триггеров 13, переводит их в единичное состояние, триггеры 17 устанавливает в нулевое состояние.

Установка даже одного из триггеров

17 в нулевое состояние устанавливает на выходе элемента И 3 нулевой уровень, который переводит триггеры

1608 700

12 ну са ур фо ис ет ро ге хо ли та ту си и

13 но на ус в та ве нь во

12 ру до си

1 ."ст ци ге ст но ру ве щи си ли не ад (р

P E. то с( ед .ет вх хо вь хо . Ци

Ну ще всех вычислительных устройств в евое состояние, Триггер 17 предназначен для фикm сигнала "Готовность обмена" вня логической единицы, который мируется узлом обработки в цикле олнения инструкции POST2 и подая на третий вход режима узла синхизации и далее устанавливает триг- 1р

17 в единичное состояние. По приу единичных сигналов со всех вычисельных устройств на выходе элеменИ 3 вырабатывается сигнал, посая на вход признака разрешения 15 темной записи всех и далее на ормационные входы всех триггеров переводит их в единичное (исход) состояние, а триггеры 16 уста-; ивает в нулевое состояние. При . ановке любого из триггеров 16 улевое состояние на выходе элеменИ 3 устанавливается нулевой уро-. ь и триггеры 13 всех вычислительустройств устанавливаются в нуле- 2 состояние. Состояние триггеров

13, 16 и 17, фиксируемое инстцией POST2 и начальной установкой, ускает обращение только для запи-. информации в запоминающие устрой- 3р а, и.ояращение для чтения ипформаиз них при таком состоянии тригов переводит вычислительное устройо в режим ожидания. Противоположих состояние, фиксируемое инстцией POST1 разрешает соответст35 но чтение информации с запоминаюустройств, и обращение для запиинформации в них переводит вычисельное устройство в режим ожидания.

В узле 6 обработки в цикле выполия люб ой адр есной инструкции на есном выходе устанавливается

+ n + 1) вЂ” разрядное значение ад-, ной части исполняемой команды. Ес- „ при этом происходит обращение, значение старшего разряда адреса

+ n) принимает значение, равное нице. Если адресной командой являя команда записи информации в паь, то на информационном выходеде устанавливается операнд.

Единица устанавливается на вые признака конца обмена в цикле олнения инструкции POSTi и на вые признака готовности обмена в: е выполнения инструкции POST2. евое значение сигнала, поступаюо на вход синхронизации узла 8 фор- . мирования маски, обеспечивает инвер-. тирование и передачу маски на его выход.

Выполнение любой инструкции состоит из выполнения последовательности микрооперации.

Выполнение каждой микроинструкции начинается с формирования синхроимпульса формирователем 5 синхроимпульсов, с выхода которого синх- роимпульс поступает на тактовый вход узла 7 синхронизации. Положительная фаза синхроимпульса поступает на один из входов элемента ИЛИ 20 и далее положительная фаза синхроимпульса поступает на вход узла 6 обработки, После окончания начальной установки, когда каждое вычислительное устройство приступает к осуществлению первого шага итерации, первой опера-. цией обмена является инструкция

ST MA (i, j1,...,je) + А, при выполнении которой во время действия положительной фазы синхроимпульса обеспечивается передача операнда с информационного выхода узла 6 обработки на информационный вход-выход вычислительного устройства. Сигнал с первого выхода узла синхронизации принимает нулевое значение,что обеспечивает запись операнда в соответствии с адресом на выходе адреса вычислительного блока в соответству 1шие запоминающие устройства.

По завершении операции записи в запоминающие устройства вычислительным блоком исполняется инструкция .

POST1 в цикле выполнения которой устанавливается единица на выходе признака конца обмена узла обработки которая устанавливает триггер 17 в единичное состояние.

После выполнения вычислительным устройством инструкции POST1 инструкция ST MA (i, j1,..........,je)+

+А становится запрещенной для него, так как может заблокировать подачу синхроимпульсов на узел обработки беэ возможности снятия этой блокировки.

Зафиксированный триггером 16 сигнал

"Конец обмена" единичного уровня поступает на один из входов элемента

И 3, на другие входы которого поступают аналогичные сигналы от других вычислительных устройств. Так как различные вычислительные устройства вырабатывают такие сигналы не одновременно, то процедура исполнения любой инструкции с циклом чтения ин1608 700

55 формации из. запоминающего устройства зависит от состояния выходов элементов И 3 и И 4.

Рассмотрим выполнение инструкции

LD NA(j, i) + А при условии, что на один из входов элемента И 4 поступает нулевой сигнал, и, следовательно, системный сигнал "Разрешение системного чтения" имеет нулевое значение, Во время действия положительной фазы синхроимпульса выход старшего разряда адреса и выход признака записичтения узла обработки устанавливаются в единичное состояние. Сочетание этих сигналов обеспечивает передачу операнда с информационного входа-выхода вычислительного устройства на информационный вход узла обработки с помощью шинного формирователя 10.

Сигнал, формируемый элементом И 14, принимает при этом нулевое значение, а сигнал с выхода элемента И 15 принимает значение, равное единице, которое заблокирует прохождение отрицательной фазы синхроимпульсов на вход синхронизации узла обработки. до тех пор, пока триггер 13 не будет установлен в единичное состояние, Единица на выходе элемента И 4 устанавливается после исполнения последним вычислительным устройством инструкции POST1.

Сигнал с входа элемента И 4 поступает на информационные входы триггеров 13 всех вычислительных устройств, устанавливает их в единичное состояние и переводит триггеры 17 в нулевое состояние, что влечет за собой установку триггеров 12 в нулевое состояние. С этого момента дешифратор 9 выбирает заданное запоминающее устройство из соответствующего столбца матрицы, считанный с него операнд поступает через шинный формирователь 10 на информационный вход узла обработки. Отрицательная фаза синхроимпульса на входе синхрониза-: ции узла обработки фиксирует операнд. в аккумуляторе узла обработки.. На этом выполнение операции завершается.

После завершения чтения необходимых операндов выполняется инструкция POST2 в цикле выполнения которой устанавливается единица на выходе признака готовности обмена узла обработки, которая устанавливает триггер 17 в единичное состояние.

После исполнения вычислительным уст5

45 ройством инструкции POST2 любая инструкция с циклом чтения из запоминающих устройств становится запрещенной для него, так как может заблокировать подачу синхроимпульсов на узел обработки без возможности снятия этой блокировки. Таким образом, триггер 17 фиксирует сигнал "ГотовИ ность обмена, KQTopbIA с его выхода поступает на один из входов элемента И 3, на другие входы которого поступают аналогичные сигналы от других вычислительных устройств системы.

Выработка сигналов "Готовность обмена" различными вычислительными устройствами может происходить не одновременно, а потому процесс исполнения инструкции ST MA(i, j 1...,, j e) +

+ А, которая может последовать после операции POST2, зависит от состояния выходов элементов И 3 и 4. Рассмотрим ее исполнение при условии, что на один из входов элемента И 3 поступает нулевой сигнал, а сигнал на выходе элемента И 3 имеет еще нулевое значение, При данном условии вычислительное устройство переводится в режим ожидания и блокируется прохождение маски через узел 8, задерживая запись с информационного входа-выхода вычислительного устройства операнда в запоминающие устройства, с которых к этому моменту может быть не считана информация, записанная на предыдущем шаге итерации. Как только сигнал на выходе элемента И 3 устанавливается в единицу, устанавливаются в единичное состояние триггеры 12 всех вычислительных устройств, триггеры 1б устанавливаются в нулевое состояние, что влечет за собой сброс в нулевое состояние триггеров 13 всех вычислительных устройств.

Формула из обр ет ения

1. Матричная вычислительная система, содержащая матрицу вычислительных устройств и запоминающих устройств размером пХп, причем в узлах главной диагонали которой находятся вычислительные устройства, а в остальных узлах матрицы находятся запоминающие устройства, о т л и ч аю щ а я с я тем, что, с целью увеличения быстродействия системы за счет упрощения межпроцессорного обме1608700

14 на, мен вхо рой к в

i-г онн

i-г по ри по мат лит пер уст вт ус вь ус нь нь ка ус да ро ма ва эа ст то ро эл че те ус об вт по ни ус

I она с одержит пер вый и втор ой эл еы И, причем информационный

-выход i-го вычислительного устства (где i = 1,...,è) подключен ходам запоминающих устройств о столбца матрицы и к информациым входам запоминающих устройств строки матрицы выхода адреса о вычислительного устройства поден к первым адресным входам за" нающих устройств i-й строки маты и к вторым адресным входам занающих устройств i-ro столбца ицы, выход адреса первого вычисельного устройства подключен к вым адресным входам запоминающих ойств первой строки матрицы и к рым адресным входам запоминающих ройств первого столбца матрицы, од адреса и-го вычислительного ройства подключен к первым адресвходам запоминающих устройств строки матрицы и к вторым адресвходам запоминающих устройств о столбца матрицы, выход выборки ала чтения i вЂ” го вычислительного ройства подключен к первым вхочтения-записи запоминающих устств i-ro столбца матрицы, выход ки i-ro вычислительного устройстп од ключ е н к вт ор ым вх одам ч т енияиси запоминающих устройств i-й оки матрицы, выходы признака гоности обмена вычислительных устств подключены к входам первого. мента И, выход которого подклюк входам признака разрешения..сисной записи всех вычислительных ройств, выходы признака конца ена которых подключены к входам рого элемента И, выход. которого ключен к входам признака разрешесистемного чтения всех вычислиьных устройств.

2. Система по п.1, о т л и ч аа я с я тем, что вычислительное ройство содержит формирователь синхроимпульсов, узел обработки, узел синхронизации,дешифратор, узел формирования маски и шинный формирова- . тель, причем вход признака разреше5 ния системной записи и вход признака разрешения системного чтения вычислительного устройства подключены соответственно к первому и второму входам режима узла синхронизации, вход тактовых импульсов которого подключен к выходу формирователя синхроимпульсов, выходы признака готовности обмена и признака конца обмена по цслючены соответственно к третьему и четвертому входам режима узла синхронизации, с первого по пятый выходы которого подключены соответственно к входу синхронизации узла формирования маски, к выходу признака гбтов20 ности обмена вычислительного устройства, к выходу признака конца обмена вычислительного устройства, к входу синхронизации дешифратора и к входу синхронизации узла обработки, выход признака записи-чтения которого подключен к пятому входу режима узла синхронизации и к входу синхронизации шинного формиро -ателя, ин30 формационный вход-выход которого под ключен к информационному входу-выходу вычислительного устройства, выход шинного формирователя подключен к информационному входу узла обработки, информационный выход которого подключен к информационному входу шинного формирователя, выход адреса узла обработки подключен.к шестому входу режима узла синхронизации, к информационному входу узла формирования маски, к информационному входу дешифратора, к управляющему входу шинного формирователя и к выходу адреса вычислительного устройства, выход маски и выход выборки канала чтения которого подключены соответственно к выходам узла формирования маски и дешифратора.

160S 700

1608 700

РпР и-1

Р 1 Р

Аоресная часть

Иод операции

Фиг. Ф

1 О

РпР+п-1

Р+1 Р

Признак обращ к запоиинающ дстройстду

0аски

Р+и

Р 1 Р

Составитель В. Смирнов

Текред А.Кравчук тор Н. Тупица

КоРРектор 0. Кравцова

3619

Тираж 569 Подписное

И Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5 водственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101

1 изиак обращен запаминающ усярой стаи

Рдрес ячеаки запоминающего дстройстда

Не испопьзобаны Номер Адрес ячейки запоминающего фиг.б устройсшда

Изобретение относится к вычислительной технике и может быть использовано для построения высокопроизводительных вычислительных систем

Матричное арифметическое устройство // 236856

Электронная сеть, содержащая нуклеотидные волокна, способ её изготовления и электронная схема, включающая указанную сеть // 2213393

Операционное устройство для процессора с ассоциативной матрицей однородной структуры // 2087031

Изобретение относится к матричному процессору с однородной структурой или к структуре матрицы ассоциативной обработки с переменной длиной слова, управляемой битами конфигурации, содержащимися в отдельных ассоциативных ячейках

Коммутационное устройство // 1672464

Изобретение относится к вычислительной технике и может быть использовано для коммутации ресурсов в отказоустойчивых вычислительных системах

Система коммутации // 1702384

Изобретение относится к вычислительной технике и может быть использовано при построении системы обмена данными между ЭВМ или между модулями многопроцессорных вычислительных комплексов

Программируемый контроллер // 1780086

Изобретение относится к автоматике и вычислительной технике и может быть использовано для программной реализации быстродействующих дискретных устройствуправления технологическим оборудованием, в частности в системах дозирования, управления испытательным оборудованием, в технике научного эксперимента, а такжедля управления автоматическими линиями и робототехнологическими комплексами и т.п

Устройство управления двигателем // 2566977

Группа изобретений относится к устройству управления двигателем, которое вычисляет целевое значение управления актуатора с помощью многоядерного процессора, имеющего множество ядер. Техническим результатом является повышение эффективности управления множеством ядер. В устройстве множество точек решетки, которые размещаются в двумерной ортогональной системе координат, ассоциированы с множеством ядер, которые размещаются решетчатым способом в многоядерном процессоре на уровне "один на один" на одной и той же линии в соответствии с двумерной ортогональной системой координат, и программа вычисления для вычисления оптимального значения управления в ассоциированной точке решетки выделяется множеству ядер. Каждое из ядер программируется, чтобы в случае, если рабочая область в двумерной ортогональной системе координат, которой принадлежит текущая рабочая точка, представляет собой область, которая задается посредством точки решетки, ассоциированной с каждым из самих ядер, передавать в ядро для интерполяционного вычисления оптимальное значение управления в релевантной точке решетки, которое вычисляется посредством каждого из самих ядер. 2 н. и 14 з.п. ф-лы, 19 ил.

Способ и устройство для параллельной обработки цифровой информации в вычислительной системе // 2571376

Изобретение относится к вычислительной технике. Технический результат - повышение скорости обработки цифровой информации. Для этого принимают в первом блоке указатель, дескриптор и данные для обработки из общесистемной шины; передают принятые указатель и дескриптор во второй блок по локальной шине; проводят поиск во втором блоке свободного блока обработки; передают выбранному свободному блоку обработки указатель, дескриптор и данные для обработки; выполняют обработку данных в выбранном блоке обработки по алгоритму, заданному в дескрипторе; передают обработанные данные из блока обработки во второй блок по локальной шине; модифицируют указатель во втором блоке; формируют во втором блоке сигнал для формирования запроса на прерывание; передают модифицированный указатель и сигнал для формирования запроса на прерывание из второго блока в первый блок; получают в первом блоке сигнал запроса на прерывание, модифицированный указатель и обработанные данные от второго блока; формируют в первом блоке запрос на прерывание; передают из первого блока в процессор запрос на прерывание, модифицированный указатель и обработанные данные по общесистемной шине. 2 н.п. ф-лы, 4 ил.

Общественный компьютер // 2571575

Изобретение относится к средствам конструирования компьютера. Технический результат заключается в осуществлении одновременного приема множественных заданий, или команд, и одновременной загрузки множественных данных от множества пользователей без организации сети. Общественный компьютер, представляющий собой многопроцессорную вычислительную машину с возможностью одновременного подключения множества удаленных устройств ввода и вывода информации, собирается из одного или более типовых аппаратных блоков, каждый из которых состоит из размещенных на одной системной плате модуля внутреннего взаимодействия и управления, модуля параллельной обработки данных, одного или более модулей внешнего взаимодействия и управления, где модуль внутреннего взаимодействия и управления содержит массив связанных между собой процессорных узлов и чипсет; каждый модуль внешнего взаимодействия и управления содержит один процессорный узел или массив связанных между собой процессорных узлов и чипсет; модуль параллельной обработки данных содержит массив связанных между собой процессорных узлов, который интегрирован в массив процессорных узлов модуля внутреннего взаимодействия и управления. 4 з.п. ф-лы, 9 ил.

Способ выбора минимального множества демаскирующих признаков, необходимого для идентификации объекта с данной достоверностью // 2575996

Изобретение относится к области радиотехники. Техническим результатом изобретения является существенное сокращение количества контролируемых системой контроля параметров. Способ заключается в формировании модели системы связи, имитировании нагрузки, моделировании появления демаскирующих признаков элементов сети связи. Способ включает в себя фиксирование полученных демаскирующих признаков и расчет их информативности. Далее по способу рассчитывают долю времени, в течение которого демаскирующий признак доступен средствам контроля (разведки), рассчитывают совокупность содержательной меры информации. Упорядочивают демаскирующие признаки, записывают результат в матрицу. Присваивают каждому зафиксированному демаскирующему признаку значение стоимости создания канала измерения, рассчитывают относительную стоимость создания канала измерения. Выбирают элементы матрицы и соответствующие им значения стоимости создания канала измерения, рассчитывают вероятность вскрытия системы связи, сравнивают с требуемой вероятностью вскрытия. Последовательно извлекая из матрицы демаскирующие признаки, определяют множество наиболее значимых ДМП. 1 ил.

Защищенный компьютер, сохраняющий работоспособность при повреждении // 2591180

Изобретение относится к области электроники и вычислительной техники. Технический результат - повышение надежности работы устройства и сохранение работоспособности устройства при возникновении отказов/повреждений в его оборудовании. Устройство содержит n-е количество единых монтажных вычислительных приборов (ЕМП), каждый из которых функционально разделен на взаимодействующие между собой три блока: блока автономных вычислений (БАВ), блока передачи команд (ВПК) и блока операционной системы (БОС), при этом БАВ обеспечивает взаимодействия с другими БАВ, установленными на других ЕМП; проверки сетевых линий связи на предмет наличия других ЕМП, доступных для связи; установки видов приоритета между доступными ЕМП, какие ЕМП будут в управлении по отношению к данному ЕМП; ведения реестра доступных других БАВ для составления описания этих БАВ и ЕМП, содержащие сведения о вычислительных мощностей, загруженности ЕМП, и проверки актуальности и доступности других БАВ и целостности данных, переданных другим БАВ, и выполнения заданий; и передачи указанной информации в БПК, который выполнен с возможностью передачи сигналов управления и данных доступным ЕМП; БПК выполнен с возможностью создания из информации, полученной от БАВ, единого виртуального процессора (ЕВП), и передачи информации о ЕВП в БОС. 14 з.п. ф-лы, 5 ил., 1 табл.