Устройство приема дискретной информации

 

Изобретение относится к радиотехнике. Устройство содержит демодулятор 1, блок 2 тактовой синхронизации, интеграторы 3 и 4, триггер 5, сумматор 6 и компаратор 7. В устройстве время интегрирования каждого эл-та сигнала равно длительности эл-та сигнала и не зависит от времени сброса. Время сброса также равно длительности эл-та сигнала, что позволяет при увеличении скорости передачи эл-тов сигналов повысить помехоустойчивость приема и приблизить ее к приему с оптимальным интегратором. 2 ил.

СОЮЗ СО8ЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (н)5 Н 04 1 27/06

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4653225/24-09 (22) 20.02.89 (46) 15 12.90. Бюл. М 46 (72) В.М. Кожемяко (53) 621.394.6 (088.8) (56) Спилкер Дж. Цифровая спутниковая связь. M. Связь, 1974, с. 273-274. (54) УСТРОЙСТВО ПРИЕМА ДИСКРЕТНОЙ

ИНФОРМАЦИИ (57) Изобретение относится к радиотехнике.

Устр-во содержит демодулятор 1, блок 2 так„„50 „„1614126 А1 товой синхронизации, интеграторы 3 и 4. триггер 5, сумматор 6 и компаратор 7, В устройстве время интегрирования каждого эл-та сигнала равно длительности эл-та сигнала и не зависит от времени сброса.

Время сброса также равно длительности эл-та сигнала, что позволяет при увеличении скорости передачи эл-тов сигналов повысить помехоустойчивость приема и приблизить ее к приему с оптимальным интегратором. 2 ил, 1614126

Изобретение относится к радиотехнике и может быть использовано в цифровых сис емах радиосвязи, телерадиоуправления.

Цель изобретения — повышение помехфустойчивости при увеличении скорости передачи.

На фиг,1 изображена структурная электрическая схема устройства; на фиг.2 — временные диаграммы, поясняющие его русбату.

Устройство содержит демодулятор 1, бЛок 2 тактовой синхронизации, первый 3 и в1 орой 4 интеграторы, триггер 5, сумматор

6, компаратор 7.

Устройство работает следующим образом.

Аддитивная смесь сигнала, представляющая собой поток двоичных символов, и и ума поступает на демодулятор 1, который в деляет огибающую элементов сигнала (фиг, 2а), поступающую на вход устройства

2 тактовой синхронизации и первые входы и чтеграторов 3 и 4 со сбросом, Блок 2 такт вой синхронизации из огибающей потока двоичных символов определяет мбмент вреМени переходов двоичных символов и в виде коротких импульсов (на фиг, 2б) поступает на счетный вход триггера 5 с первого выхода триггера 5, который является прямым выходом. Импульсы длительнос гью, равной элементу сигнала (на фиг, 2в), поступают на второй вход интегратора 3 с второго выхода триггера 5, который является инверсным выходом, импульсы длительностью, равной элементу сигнала (фиг. 2г), но противоположные по напряжению первому выходу, поступают на второй вход интегратора 4. В результате этого один из интеграторов 3 и 4 находится в режиме интегрирования, а другой — в режиме сброса

Напряжения, Во время следующего элемента сигнала напряжения на,вторых входах интеграторов 3 и 4 поменяются на противоположные и теперь тот интегратор, который был в режиме интегрирования, переходит в режим сброса напряжения, а

5 другой — в режим ин1егрирования. С выходов интеграторов 3 и 4 (фиг, 9е) напряжения поступают на сумматор 6, с выхода которого напряжение (фиг. 2ж) поступает на вход компаратора 7, который в зависимости от на10 пряжения на выходе сумматора 6 принимает значения "0" или "1" (фиг.2).

Таким образом, в предлагаемом устройстве время интегрирования каждого элемента сигнала равно длительности

15 элемента сигнала и не зависит от времени сброса и время сброса также равно длительности элемента сигнала, что позволяет при увеличении скорости передачи элементов сигналов повысить помехоустойчивость

20 приема относительно прототипа и приблизить ее к приему с оптимальным интегратором.

Формула изобретения

Устройство приема дискретной инфор25 мации, содержащее демодулятор, выход которого соединен с входом блока тактовой частоты и первым входом первого интегратора, а также компаратор, выход которого является выходом устройства, о т л и ч а ю30 щ е е с я тем, что, с целью повышения помехоустойчивости при увеличении скорости передачи, введены триггер, второй интегратор и сумматор, причем выход блока тактовой синхронизации соединен с входом

35 триггера, выход демодулятора соединен с первым входом второго интегратора, прямой и инверсный выходы триггера соединены соответственно с вторыми входами первого и второго интеграторов, выходы ко40 торых соединены с входами сумматора, выход которого соединен с входом компаратора, 1614126

Иаиенжы принятая решения

4м. 2

Составитель Н. Лазарева

Техред M,Ìîðãåíòàë Корректор З.Лончакова

Редактор Е,Копча

Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101

Заказ 3898 Тираж 525 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5