Выходной ключевой каскад импульсного усилителя

 

Изобретение относится к электронике . Цель изобретения - повышение КПД и надежности - достигается за счет исключения скпозшдх токов, протекаюгргх через выходной каскад импульсного усилителя в динамическом режиме. Каскад содержит р-п-р-транзисторы 3 и 4, n-p-ti-траняисторы 1 и 2, резисторы 5-8, элементы 1 ШИНЕ 11 и 12, элементы 13-16 задержки, повторители 17 и 18 и элемент НЕ 19-21. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 щ) Н 03 К 5/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

:Я1(.ьТИ1- Ч

БйБЛИ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPblTHRM

ПРИ ГКНТ СССР (21) 4420744/21 (22) 04.05.88 (46) 07.01.91. Вюл. М 1 (72) В.И.Иуков (53) 621.376.5(088.8) (56) Ефимов И.Е. Иикроэлектроника.

Проектирование, виды микросхем, функциональная микроэлектроника.

Учеб. пособие для приборостроит. спец. вузов. — M.: Высшая школа, 1987, с.416, рис.6.10а.

Корнеев П. Симметричный усилитель моцности. — Радио, Р 10, 1981, с. 34,35.

„„SU„„pQ 9384

2 (54) ВЫХОДНОЙ КЛЮЧЕВОЙ KA(:КЛД ИИПУЛ11СНдГО УСИЛП 1 .ЦЯ (57) Изобретение относится к электронике. Цель изобретения — повышение ИД и наделжостн — достигается эа счет исключения сквозных токов, протекактр х через 13E ходной каскад импульсного усилителя в дннаиическом режиме. Каскад содержит р — n-р-транзисторы 3 и 4, и-р-и-транзисторы

1 и 2, резпсторы 5-8, элементы ИПИНЕ 11 и 12, элементы 13 — 16 задержки, повторители 17 и 18 и элемент НЕ

19-2 I 1 пл.

1619384

Изобретение относится к электронике и может быть использовано в устройствах усиления электрических сигналов. Цель изобретения — повышение КПД и надежности за счет исключения сквозных токов, протекающих через выходной каскад импульсного усилителя в динамическом. режиме. 10

На чертеже представлена структурная схема устройства.

Выходной ключевой каскад импульсного усилителя содержит и-р-и-тран- 15 зисторы 1 и 2, р-и-р — транзисторы

3 и 4, резисторы 5-8, входную клемму 9, выходную к3темму 10, элементы

ИЛИ-HE 11 и 12, элементы 13-16 задержки, повторители 17 и 18, элементы 20

HE 19-21, причем первый вывод резистора 8 соединен с базой р-и-р — транзистора 3, эмиттер которого соединен с первым выводом резистора 7 и базой р-и-р — транзистора 4, эмиттер кото- 25 рого соединен с первой шиной питания, а коллектор — с выходной клеммой

10 и коллектором п-р-n — транзистора 2, эмиттер которого соединен со .втррой шиной питания, база и-р ïтранзистора 2 соединена с первым выводом резистора 5 и эмиттером и-р-итранзистора 1, база которого соединена с первым выводом резистора 6, а коллектор — с выходной клеммой 10 35 выход элемента НЕ 19 соединен с входной клеммой 9 и первым входом эле- мента ИЛИ-НЕ 1 1, второй вход которого соединен с выходом элемента 16., задержки, вход которого соединен с выходом элемента 15 задержки и входом элемента HE 20, выход элемента

НЕ 20 соединен с вторым выводом резистора 7, второй вывод резистора 8 соединен с выходом элемента НЕ 21, 45 вход которого соединен с входом элемента 15 задержки и выходом элемента

ИЛИ-НЕ 12, первьп вхсд которого сое динен с выходом элемента НЕ 19, а второй вход — с выходом элемента 14 задержки, вход которого соединен с выходом элемента 13 задержки и Вхо,.- дом повторителя 17, выход повторителя 17 соединен с вторым вьтодом ре.зистора 5, второй вывод резистора 6

55 соединен с выходом повторителя 18, вход которого соединен с входом элемента 13 задержки и выходом элемента ИЛИ-НЕ 11.

Устройство работает следующим образом.

При наличии сигнала логического

"0" на входе устройства на выходе элемента НЕ 19 формируется сигнал логической "1", который поступает на вход элемента ИЛИ-НЕ 12. На выходе элемента ИЛИ-НЕ 12 формируется сигнал логического "0", который поступает на вход элемента EIE 21 и спустя время задержки, определяемое элементом 15 задержки, поступает на вход элемента 16 задержки и на вход элемента НЕ 20. На выходах элементов НЕ 20 и 21 формируются сигналы с уровнем логической "1". Под действием этих уровней сигналов р-и-ртранзисторы 3 и 4 закрыты. На первьпл и второй входы элемента ИЛИ-НЕ

11 поступают сигналы с уровнем логического "0". Поэтому на выходе элемента ИЛИ-HE 11 формируется сигнал с уровнем логической "1", который поступает на повторитель 18 и спустя время задержки, определяемое элементом 13 задержки, на повторитель 17.

Ток, протекающий через резистор 5, равен О. В результате этого и-р-итранзисторы 1 и 2 открываются до насыщения и на выходной клемме 10 формируется низкий уровень напряжения.

Вследствие того, что весь ток, генерируемый п-р-и-транзистором 1, поступает на и-р-п-транзистор 2, значение выходного тока больше (увели\ ° чено). При поступлении на вход устройства сигнала с уровнем логической

"1" на выходе элемента ИЛИ-НЕ 11 формируется сигнал с уровнем логического

"0". Через повторитель 18 этим сигналом закрывается и-р-и-транзистор 1.

Спустя время задержки, определяемое элементом 13 задержки, уровень, погического "0" через повторитель 17 поступает на базу и-р-и-транзистора -.

2. Происходит его закрывание. Этим исключается протекание сквозного тока через выходные транзисторы усилителя. Далее на входы. второго элемента KIH-HE 12 поступают сигналы с уровнем логического "0". На его выходе формируется сигнал с уровнем

4 логической "1", который поступает на вход элемента НЕ 21, спустя время задержки, определяемое элементом 15 задержки, сигнал с уровнем логической

"1" поступает на вход элемента IK 20.

На выходе элемента НЕ 21 спустя вре-"

Формула изобретения

Составитель А.Коробков

Техред М. Дидык Корректор M.Ûàðoø ,Редактор Н.Лазаренко

У Заказ 54 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина, 101

5 161 мя задержки, определяемое элементом

i5 задержки, на выходе элемента НЕ

20 формируются сигналы с уровнем ло11 11 гич . 0 . Ток, протекающий через резистор 7, равен 0, р-п-р — транзисторы 3 и 4 открываются до насыщения и на выходную клемму 1 0 поступает сигнал с уровнем логической " 1 " через открытый до насыщения р-и-р — транзистор 4 . Вследствие того, что весь ток, генерируемый р-п-р — транзистором 3, поступает на р-п-р — тран зистор 4, значение выходного тока в оз- ...

; растает .

Таким образом, за счет исключения в устройстве явления одновременного открывания выходных транзисторов протекание сквозного тока сведено к минимуму . Вследствие этого повышены

КПД и надежность устройства, уменьшена потребляемая мощность в динамическом режиме . За счет исключения шунтирования пассивными элементами входов выходных транзисторов увеличена выходная мощность устройства.

Выходной ключевой каскад импульсного усилителя, содержащий два р-и-ртранзистора, два п-р-п-транзистора, четыре резистора, входную и выходную клеммы, причем первый вывод первого резистора соединен с базой первого р-п-р-транзистора, эмиттер которого соединен с первым выводом второго резистора и базой второго р-и-р-транзистора, эмиттер которого соединен с первой ниной питания, а коллектор—

9384 а с выходной клеммой и коллектором первого п-р-п-транзистора, эииттер которого соединен с второй шиной питания, 5 база первого п-р-п-транзистора соединена с первым выводом третьего резистора и эмиттером второго и-р-итранзистора, база которого соединена с первым выводом четвертого резистора, а коллектор с выходной клеммой, отличающийся тем, что, с целью повышения надежности и КПД, введены два элемента ИЛИ-НЕ, четыре элемента задержки, два повторителя и три элемента НЕ, выход первого элемента НЕ соединен с входной клеммой и первым входом первого элемента ИЛИ-НЕ, второй вход которого соединен с выходом первого элемента эа20 держки, вход которого соединен с выходом второго элемента задержки и входом второго элемента НЕ, выход второго элемента !1Е соединен с вторым выводом второго резистора, вто25 рой вывод первого резистора соединен с выходом третьего элемента НЕ, вход которого соединен с входом второго элемента задержки и выходом второго элемента ИЛИ НЕ, первый вход кото3р рого соединен с выходом первого элемента HL, а второи вход — с выходом третьего элемента задержки, вход кото1 ого соединен с выходом четвертого элемента задержки и входом первого повторителя, выход первого повторителя соединен с вторым выводом третьего резистора, второй вывод четвертого резистора соединен с выходом второго повторителя, вход которого

40 соединен с входом четвертого элемента задержки и выходом первого элемента

ИЛИ-НЕ;