Устройство для измерения амплитудного значения основной гармонической составляющей периодического сигнала

 

Изобретение относится к измерительной технике и может использоваться в радиотехнике и приборостроении. Цель изобретения - повышение точности измерения амплитудного значения основной гармонической составляющей периодического сигнала, которая достигается применением аналого-цифрового преобразователя 8 и вычислительного блока 9. Устройство содержит также перемножители 1,5, формирователи 2,6 опорных напряжений, интеграторы 3,7, мультиплексор 4, регистр данных 10, блок 11 управления и формирователи опорных напряжений 12-15.1 з.п.ф-лы, 5 ил.

СОЮЗ СО8ЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)з G 01 R 19/02

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

::. -1::_#_h9WiFh?

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (56) Заявка Японии № 53-36109, кл. G 01 R 19/02, 1978.

Заявка Японии ¹ 60 — 25742, кл. G 01 R19/02,,1985.

° » (21) 4663738/21 (22) 16.03,89 (46) 23.02,91. Бюл. ¹ 7 (71) Московский институт электронной техники (72) Ю.В.Савченко, А.С.Глущенко, А.П.Воробьев, В.А,Маркин и В, Б. Кудряшов (53) 621.317.7 (088.8) (54) УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ АМПЛИТУДНОГО ЗНАЧЕНИЯ ОСНОВНОЙ

„„5U „„1629862 А1

ГАРМОНИЧЕСКОЙ СОСТАВЛЯЮЩЕЙ ПЕРИОДИЧЕСКОГО СИГНАЛА (57) Изобретение относится к измерительной технике и может использоваться в радиотехнике и приборостроении. Цель изобретения — повышение точности измерения амплитудного значения основной гармонической составляющей периодического сигнала, которая достигается применением аналого-цифрового преобразователя 8 и вычислительного блока 9. Устройство содержит также перемножители 1,5, формирователи 2,6 опорных напряжений, интеграторы 3,7, мультиплексор 4, регистр данных 10, блок 11 управления и формирователи опорных напряжений 12 — 15. 1 з.п.ф-лы, 5 ил, 1629862

20

Изобретение относится к измерительной технике и может быть использовано в радиотехнике, радиоэлектронике, приборостроении для измерения амплитудного значения и фазового сдвига основной гармонической составляющей периодического сигнала, Цель изобретения — повышение точности измерения амплитудного значения основной гармонической составляющей периодического сигнала за счет осуществления аналого-цифрового преобразования ортогональных сигналов и обработки результатов преобразования в вычислительном блоке.

На фиг, 1 показана структурная схема устройства для измерения амплитудного значения основной гармонической составляющей периодического сигнала; на фиг. 2 — схема блокэ управления; на фиг. 3 — схема вычислительного. блока; на фиг, 4 и 5 — временные диаграммы, иллюстрирующие работу устройства.

Устройство для измерения амплитудного значения основной гармонической составляющей периодического сигнала (фиг.1) содержит первый аналоговый умножитель

1, первый вход которого является входом устройства, второй вход соединен r. выходом первого формирователя 2 опорного напряжения, а выход умножителя 1 — с входом первого интегратора 3, выход которого соединен с первым информационным входом мультиплексора 4, второй аналоговый умножитель 5, первый вход которого соединен с первым входом первого умножителя 1, второй вход — с выходом второго формирователя 6 опорного напряжения, а выход второго умножителя 5 — с входом второго интегратора 7, выход которого соединен с вторым информационным входом мультиплексора

4, аналого-цифровой преобразователь (АЦП) 8, вход которого соединен с выходом мультиплексора 4, а выходы — с входами вычислительного блока 9, выходы которого соединены с входами регистра 10 данных, выходы которого являются выходами устройства, блок 11 управления, первый вход которого соединен с управляющим выходом АЦП 8, а выходы блока управления 11— соответственно с первыми входами управления интеграторов 3,7 и первым входом управления вычислительного блока 9, первым входом управления мультиплексора 4, вторым входом управления первого интегратора 3 и вторым входрм управления мультиплексора 4, входом запуска АЦП 8 и вторым входом управления вычислительного блока 9, входом синхронизации АЦП 8, вторым входом управления второго интегpampa 7 и входом управления регистра 10 данных.

Устройство содержит также третий 12, четвертый 13, пятый 14, шестой 15 формирователи опорных напряжений, вход первого

2, первый вход второго 6, второй вход шестого 15 формирователей объединены и подкл,очены к первой фазе сети, второй вход второго 6, вход третьего 12, первый вход четвертого 13 формирователей объединены и подключены к второй фазе сети, второй вход четвертого 13, вход пятого 14, первый вход шестого 15 формирователей объединены и подключены к третьей фазе сети, а выходы шести формирователей соединены соответственно с BTGpblM — седьмым входами блока 11 управления, Мультиплексор содержит два электронных ключа, выходы которых объединены и являются выходом мультиплексора, Информационные входы ключей являются первым и вторым информационными входами, а управляющие входы ключей — первым и вторым управляющими входами мультиплексора.

Блок 11 управления (фиг,2) содержит шесть компараторов 16-1...16-6, входы которых являются входами блока, три двухвходавых элемента ИСКЛЮЧАЮЩЕЕ ИЛИ

17-1...17-3, входы которых соединены с выходами первого и второго, третьего и четвертого, пятого и шестого компараторов

16-1...16-6 соответственно, а выходы первых двух элементов 17-1, 17-2 — с входами четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ

18, выход которого соединен с первым, а выход третьего элемента 17-3 — с вторым входом первого инвертирующего элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ 19, выход которого соединен с входом делителя 20 частоты на

13 и первым информационным входом дешифратора 21. Первые два выхода делителя

20 частоты соединены с вторым и третьим информационными входами дешифратора

21, а третий — с входом управления дешифратора 21, выход которого соединен с входом обнуления счетчика 22 и входом первого инвертора 23, выход которого соединен с входом синхронизации первого триггера 24 и является выходом 25 блока 11 управления.

Выход счетчика 22 соединен с входом второго инвертора 26, выход которого соединен с первым входом первого элемента

2 И вЂ” НЕ 27, выходом соединенного с входом синхронизации счетчика 22. Выход второго инвертора 26 является выходом 28 блока 11 управления. Выход счетчика 22 также соединен с входом синхронизации второго триггера 29 и первым входом второго элемента 2И вЂ” НЕ 30, выход которого является

1629862 выходом 31 блока 11 управления. Блок 11 также содержит генератор 32 тактовых импульсов, выход которого соединен с входом делителя 33 частоты, первый выход которого является выходом 34 блока 11 управле- 5 ния, а второй выход соединен с вторым входом первого элемента 2И вЂ” НЕ 27, третий инвертор 35, выход которого соединен с входами обнуления двух триггеров 24,29 и вторым входом второго элемента 2И вЂ” НЕ 30. 10

Вход третьего инвертора 35 является входом 36 блока 11 управления и соединен с первым входом третьего элемента 2И-НЕ

37, выход которого является выходом 38 блока 11 управления, в второй вход соеди- 15 нен с выходом второго инвертора 26. Инверсные выходы двух триггеров 24, 29 соединены с входами второго инвертирующего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 39, выход которого является выходом 40 блока 20

11 управления.

Вычислительный блок 9 может быть выполнен по схеме, как показано на фиг,3. Он содержит квадратор 41, входы которого являются входами блока, сумматор 42, первая 25 группа входов которого соединена с выходами квадратора 41, блок 43 триггеров, информационные входы которого соединены с выходами сумматора 42, блок 44 извлечения квадратного корня, входы которого со- 30 единены с выходами блока 43 триггеров и второй группой входов сумматора 42. Выходы блока 44 извлечения корня являются выходами вычислительного блока 9.

Устройство работает следующим обра- 35 зом.

Измеряемый сигнал подается на вход устройства, Входной сигнал можно представить в виде и 40

U8x = g О! sin (йАс t + р,), k=1 где О! — амплитуда гармонической составляющей, где k=1,2„... в — угловая частота основной гармонической составляющей; ф — фазовый сдвиг относительно опорного напряжения.

Формирователи опорных напряжений вырабатывают иэ трех фазных напряжений

А,В,С, шесть сигналов опорных напряжений. Первый 2, третий 12, и пятый 14 формирователи вырабатывают опорные

НаПРЯжЕНИЯ Uon1 Von2, Uon3, КОТОРЫЕ СДВИнуты одно относительно другого на 120 (фиг, 4а,б,в), Второй 6, четвертый 13 и шестой 15 формирователи вырабатывают опорные напРЯжениЯ Uon1, Uon2, Uon3, котоРые ! I сдвинуты относительно первых трех на 90 соответственно (фиг, 4г,д,е). В умножителе (и + 1)Т+ п At

U,„sin ю tdt; и (т+ а) (n +1)Т + и . At

U. cosQJfdt, п-(Т+ At..

02

0 "1 0О

02 г где т —. постоянная времени интегрирования.

Сигналы U2, 02 поступают на вход АЦП

8 через мультиплексор 4 и преобразуются в цифровой код в интервалах времени от to до t1 и от tz дод t3 соответственно (фиг.5). В интервалах времени от tz до t4 и от тз до t4 происходит обнуление интеграторов 3 и 7 соответственно. Интервал времени Л с необходим для преобразования в цифровой код выходных сигналов интеграторов 31 и обнуления интеграторов 31. Выходные сигналы АЦП 8 в порядке преобразования поступают в вычислительный блок 9, амплитудное значение которых определяется по формуле

U= Бг +dz! где 02, Uz — значения выходных напряжений интеграторов 3,7 в цифровом коде.

Блок 11 управления вырабатывает сигнал "Упр.1" (фиг. 4ж), который подается с

1 происходит умножение входного сигнала на сигнал опорного напряжения U«1, которое можно представить в виде

Uon1= Uo э!пвт, где Uo — амплитудное значение опорного напряжения.

Выходной сигнал умножителя 1 может быть представлен в виде

U1= k1 Q< Uo Sin Cu t, где k1 — коэффициент передачи умножителя.

В умножителе 5 происходит умножение входного сигнала на сигнал опорного наI пряжения 0»1, которое можно представить в виде г !.) оп1 = Uo Соз й) t.

Выходной сигнал умножителя 5 может быть представлен в виде

U1 =k1 U., U,cosв с.

Сигнал Ul поступает на интегратор 3, сигнал Vl — на интегратор 7, и они интегри-! руются в интервалах времени от п(Т+ Л t) до (n+ 1) Т+ A At, где и принимает значения

0,1,2,..., Т вЂ” период сигнала;

At — время преобразования в цифровой код.

Выходные сигналы интеграторов 3 и 7 можно представить в виде

1629862

10

20

50 выхода 25 на входы управления ключей интеграторов 3,7 и первый вход управления вычислительного блока 9, сигнал "Упр.2" (фиг.4з), который подается с выхода 38 на первый вход управления мультиплексора 4, сигналы "Упр.3", "Сбр.1" (фиг,4и), которые подаются с выхода 28 на второй вход управления мультиплексора 4 и вход управления ключа интегратора 3, сигнал "Сбр.2" (фиг,4к), который подается с выхода 31 на вход управления ключа интегратора 7 и вход управления регистра 10 данных, сигнал "Запуск" (фиг.4и), который подается с выхода 40 на вход запуска АЦП 8 и второй вход вычислительного блока 9, сигнал синхронизации

"С", который подается с выхода 34 на соответствующий вход АЦП 8, сигнал "Конец преобразования" которого с управляющего выхода подается на вход 36 блока 11 управления.

Формула изобретения

1, Устройство для измерения амплитудного значения основной гармонической составляющей периодического сигнала, содержащее два аналоговых умножителя, первые входы которых соединены с входом устройства, а выходы соединены с входами двух интеграторов соответственно, первый формирователь опорного напряжения, выход которого соединен с вторым входом первого перемножителя, второй формирователь опорного напряжения, выход которого соединен с вторым входом второго перемножителя, о т л и ч а ю щ е е с я тем, что, с целью повышения точности измерения амплитудного значения основной гармонической составляющей периодического сигнала, в него введены мультиплексор, аналого-цифровой преобразователь, блок управления, регистр данных, третий, четвертый, пятый и шестой формирователи опорных напряжений, причем информационные входы мультиплексора соединены с выходами интеграторов, вход аналого-цифрового преобразователя соединен с выходом мультиплексора, а выходы соединены с входами вычислительного блока, выходы которого соединены с входами регистра данных, выходы которого являются выходами устройства, первый вход блока управления соединен с управляющим выходом аналого-цифрового преобразователя, а выходы блока управления соединены с первыми входами управления интеграторов и первым входом управления вычислительного блока, первым входом управления мультиплексора, вторым входом управления первого интегратора и вторым входом управления мультиплексора, входом запуска аналого-цифрового преобразователя и вторым входом управления вычислительного блока, входом синхронизации аналогоцифрового преобразователя, вторым входом управления второго интегратора и входом управления регистра данных, вход первого, первый вход второго, второй вход шестого формирователей объединены и подключены к первой фазе сети, второй вход второго, вход третьего, первый вход четвертого формирователей объединены и подключены к второй фазе сети, второй вход четвертого, вход пятого, первый вход шестого формирователей объединены и подключены к третьей фазе сети, а выходы шести формирователей соединены соответственно с вторым, третьим, четвертым, пятым, шестым, седьмым входами блока управления.

2. Устройство по п.1, о т л и ч а ю щ е ес я тем, что блок управления содержит шесть компараторов, шесть элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, три инвертора, три элемента И-НЕ, два триггера. три счетчика, дешифратор, генератор тактовых импульсов,,причем входы компараторов являются вторым — седьмым входами блока управления, а выходы подключены соответственно к первым и вторым входам первого, второго, третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы первого, второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к первому и второму входам четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к первому входу пятого элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией, второй вход которого подключен к выходу третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а выход подключен к входу первого счетчика-делителя частоты на 13 и первому входу дешифратора, второй, третий, четвертый входы которого подключены к выходам делителя частоты на 13, выход дешифратора подключен к входу первого инвертора, второму входу второго счетчика, первый вход которого подключен к выходупервого элемента И вЂ” НЕ, первый вход которого подключен к выходу второго инвертора, вход которого подключен к выходу второго счетчика, первому входу второго элемента И вЂ” НЕ, первому входу второго триггера, генератор, выход которого подключен к входу третьего счетчика, первый выход которого является пятым выходом блока управления, и второй подключен к второму входу первого элемента И вЂ” НЕ, выход первого инвертора является первым выходом блока управления и подключен к первому входу первого триггера, выходы первого, второго триггеров соединены с входами шестого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией, выход которого

7629862

10 является четвертым выходом блока управления, первым входом которого является вход третьего инвертора и первый вход третьего элемента И вЂ” НЕ, выход которого является вторым выходом блока управления, а второй вход подключен к выходу второго инвертора и является третьим выходом блока управления, шестой выход которого является выходом второго элемента И-НЕ, к второму входу которого подключен выход

5 третьего инвертора и вторые входы первого и второго триггеров, 1629862

ОО

Чп

Саста вител ь Е, Ил юш кин

Техред M. Морге нтал Корректор М.Кучерявая

Редактор В.Данко

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 437 Тираж 415 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5