Устройство для вычисления дискретного преобразования фурье в модулярной системе счисления

 

Изобретение относится к вычислительной технике и предназначено для использования в высокоскоростных процессорах , базирующихся на алгоритмах типа Винограда . Цель изобретения - повышение быстродействия и расширение области применения за счет реализации преобразования для произвольного целого значения основания . Для достижения цели устройство содержит регистры 11./-14./, сумматоры 15./, 16./ по модулю ml, вычитатели 17./. 18/ по модулю ml, операционные блоки 19./, 20/, преобразователь 21 двоичного кода в модулярный и преобразователь 22 с масштабированием модулярного кода в двоичный . 1 табл 3 ил. с $ /

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (51)5 6 06 F 15 332

2ИЫ@Ж@ . T HT!(V- 1 ;; Р

; 4Ь. 4О1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (2l) 4454871/24 (22) 05.07.88 (46) 07.03.91. Бюл. № 9 (71) Научно-исследовательский институт прикладных физических проблем им. А Н. Севченко (72) Л. Н. Василевич, A. А. Коляда, В. В. Ревинский и А. Ф. Чернявский (53 ) 681.3 (088.8 ) (56) Авторское свидетельство СССР № 1116434, кл. G 06 F 15/332, 1982.

Авторское свидетельство СССР № 746539, кл. G 06 Е 15/332, 1978.

„„SU„„1633423 A 1

2 (54) УСТРО! !СТВО ДЛЯ ВЫЧИСЛЕНИЯ

ДИСКРЕТНОГО !1РЕ ОБРАЗОВАНИЯ

ФУРЬЕ В МОДУЛЯРНОЙ СИСТЕМЕ СЧИСЛЕНИЯ (57) Изобретение относится к вычислительной технике и предназначено для использования в высокоскоростных процессорах, базирующихся на алгоритмах типа Винограда. Цель изобретения — повышение быстродействия и расширение области применения за счет реализации преобразования для произвольного целого значения основания. Для достижения цели устройство содержит регистры 11.I — 14.I, сумматоры

151, 161 по модулю ml, вычитатели 17 I.

18.1 по модулю m I, операционные блоки

19.l, 20.l, преобразователь 21 двоичного кода в модулярный и преобразователь 22 с с масштабированием модулярного кода в двоичный. 1 табл. 3 ил.

1633423

Изобретение относится к вычислительной технике и предназначено для использования в высокоскоростных процессорах быстрого преобразования Фурье, базирующихся на алгоритмах типа Винограда.

Цель изобретения — повышение быстродействия и расширение области применения за счет реализации преобразования для произвольного целого значения основания.

На фиг. 1 представлена структурная схема устройства для вычисления дискретного преобразования Фурье в модулярной системе счисления; на фиг. 2 и 3 — структурные схемы операционных блоков соответственно первой и второй групп.

Устройство содержит информационный вход 1, первый 2 и второй 3 установочные входы, входы 4 — 8 кода операции, знаковый вход 9, тактовый вход 10, четыре группы регистров 11. l — 14.l, две группы сумматоров

15.!, 16.l по модулю т7,две группы вычитателей 17.I, 18.l по модулю ml, две группы операционных блоков 19.l и 20.7, преобразователь 21 двоичного кода в модулярный, преобразователь 22 с масштабированием модулярного кода в двоичный, выход 23. Индексы номеров блоков (L=1, 2, ...,K).совпадают с порядковыми номерами модульных оснований mt, т,...,т«, связанных с этими блоками.

Операционный блок 19.l первой группы состоит (фиг. 2) из групп регистров 24.p—

29.р (р=0, 1, ..., (Л вЂ” 1)/2), группы сумматоров 30.р по модулю ml и группы умножителей 3l.р по модулю ml.

Операционный блок 20.! содержит (фиг. 3) группы регистров 32.r — 36.г (г=1,2,...,(Л вЂ”

1) 37r ло модулю

ml и группу умножителей 38.г по модулю ml.

Входы разрешения записи регистров 25.0, 25.1, ..., 25. (Х вЂ” 1)/2 объединены и подключены к входу 39 кода операции устройства.

Входы 40 — 42 кода операции устройства соединены с входами разрешения записи соответственно регистров 24.р, 26.р и 27.р (р=

=0,1,..., (А — 1) /2) операционных блоков

19.! группы и соответственно регистров

32.r — 34.r (г=1,2,..., (V — 1) /2) операционных блоков 20.l группы. Входы разрешения записи регистров 28.0, 28.1, ..., 28(V — 1)/2 и 29.0, 29.1, ..., 29(Л вЂ” 1)/2 объединены и подключены к входу 43 кода операции устройства.

Входы 44 и 45 кода операции устройства соединены с входами разрешения выдачи соответственно регистров 25.р и 26.р групп.

Входы 46 и 47 кода операции устройства содержат по (;V+1)/2 шин, причем р-я шина входа 46 заведена на вход разрешения выдачи регистра 28.р, а р-я шина 47— на вход разрешения выдачи регистра 29.р (р=0,1,..., (А — 1)/2,г-я шина входа 46 заведена на вход разрешения выдачи регистра 35.г, d г-я шина входа 47 устройства— на вход разрешения выдачи регистра 36.г (r= l 2 (g 1) /2) Б качестве преобразователя 21 двоичного кода в модулярный и преобразователя 22 с масштабированием модулярного кода в двоичный мо.;но использовать любые известные устройства, работающие в конвейерном режиме. Тогда преобразователь 21 будет осуществлять преобразование двоичного кода в модулярный за 1 тактов (7 =) Log2K() с пропускной способностью одно число за такт, а преобразователь 22 — перевод числа из модулярной системы счисления в двоичную и масштабирование на константу <,) за 7 +3 тактов с пропускной способностью одно число за t акт.

Реализация дискретного А -точечного (Л -простое число) преобразования Фурье входной последовательности у(п) =!7 (n) +

+jt/" (л) (n=0,1, ..., А - 1; у (n) и

Все функциональные узлы устройства могут быть реализованы на основе поетоянных запоминающих устройств (ПЗУ) небольш<п< емкости (например, серий К556, К541) и регистров разрядностью bi —— ) !одетт! (, через

) х (обозначается наименьшее целое число, не

)о меньшее действительного числа х, где l соответствует индексу номера регистра или операционного блока, куда входит регистр. Г1ричем выходы регистров 25.р, 26.р, 28.р, 29.р, 35.r, 36.r (р=0,1,...,(V — 1)/2; r=1,2,...,(A —

-l ) /2) могут переходить в высокоомное третье состояние, что позволяет обьединить выходы блоков и осуществлять таким образом мультиплексирование данных. Информация на выходе этих регистров появляется при наличии сигнала низкого уровня на входе

20 разрешения выдачи кода соответствующего регистра. Запись информации в любой регистр устройства осуществляется нарастающим фронтом тактового сигнала на тактовом входе регистра при наличии низкого уровня на входе разрешения приема кода.

25 Сумматоры 15.l, 16.l, 30.р, 37.г и вычитатели 17.7, 18.L (L=1,2,...,К; р=0,1,, (Л -1)/2; r=1,2,...,(А — 1)/2) могут представлять собой ПЗУ емкостью 2" слов по b, бит, в которых по адресу Х+ Y 2" записана сум30 ма )Л + <(„п для сумматоров или разность

IX — ) l,-„äëÿ нычитателей. Сумматоры 16.l u вычитатели 18.! имеют управляемые выходы с гремя состояниями. Информация на их выходах появляется при наличии сигнала низкого уровня на входе разрешения выдачи.

В остальное время выход находится в высо35 коомном состоянии. Умножитслн 3!.р и 38.r

7-х операционных блоков также могут являться 11ЗУ емкостью соответственно 2 и 2""слов по bi бит.

)! (х(и) = у (n) 11 "";

«в=О где ((=е «; и, n, (-(О, I,,N — 1,, LV" =саь(2лип/М) — 7яп(2лии/N) (2) l633423 образования Фурье в модулярной си теме счисления (Л -простое).

Двоичные числа, поступающие на информационный вход устройства, а также формируемые на его выходе, Il()HHdhkåæàò диапазону, — Q, — Q+ I, ..., Ql, где Q выбирают из условия

Учитывая периодичность cos(2nun/Л!) и яп(2лип/N) и аппроксимируя их соответственно дробями 2 (un)/Q и 2« ии)/Q, исходное ДПФ можно переписать в следующем приближенном виде

t)«t х (о)=(Q(t (0)+(Х А (t)) Q l х ((в)=Х(,! () (д)+Х А (t)Z (u)t)+ («М) и

+Х А (А — t).Z"((u)t))Q

1=1

taH) c х (N — ())=(Q у (о)+Х А () ° Z (()t)—

es (н-Ф, „

Х А (u)t — t) ° Z "I(u)t))Q ) =(х (O)=((Q>(д)+С Х А (t).Q л (, р(««% / (л (М / х ((())=((Оу (О)+Х А (t) Z (u)t) — 3х А (Л вЂ” !)Х

XZ ((t)) (,) лм ц t " )h И х" (Л вЂ” u))=((Q у" (0)+ Х А (t) Z ((ut)+ (5/ (л(-ф, +Х А (Л вЂ” t) Z (u)t))Q ) () где (о=1,2,..., (Л! — 1)/2;

t=1,2,..., (Л! — 1)/2;

А (!)=у (t)+ у (Л! — t);

А (N — t) =У (t) — У (Л! — t), (0) «(« «(Л! ) „«!) „ (N

Z (р) = (Q . соя(2лр/ Л!) I

Z"(p)=(Q я(п(2лр/N )( (6) Через (Х(обозначается ближайшее к Х целое число. В последнем выражении(,) это некоторое целое число, задающее диапазон измерения действительг|ой и мнимой составляющих констант е + Р (р=0, 1,..., Л вЂ” 1) .

Рассмотрим, как работает устройство для вычисления Л -точечного дискретного преПодставляя (2) в (! ) и отделив действительную и мнимую составляющие, получаем

3(-Ф, x (u)=Z(у (и)соь(2лии/N)+ у (и)ип(2лии/N!);

Д кф

"- и х (и)= — Z(p (п)сок(2лип)А)-у (и)яп(2лип/N)). (3) QЛ )аЛ1.

AI = m(k, rn,..., т х

)и() — вспомогательный модх.)ь, выбираемый из условий т«)2т() - К вЂ” 2, п.э К-Я

За время очередного преобразования Фурье через информационный вход I за 2А тактов поступают Л комплексных отсчетов у(0), У(1), „у(А — 1, причем установлен

20 следующий порядок их поступления у (О), ч (1). 9 (Л вЂ” I), V (2), y(k — 2), ..., У ((Л вЂ” 1)/2), У ((Л +1)/2), y",0), q "(7), У ", k — 1), т "((Л вЂ” 1)/2) у "((Л +1)/о

Так как устройство работает в конвейерном режиме с пропускной способность одно преобразование Фурье за 2Л тактов. то каждый блок устройства занят в данном преобразовании в течение 2Л тактов. Если за начало текущего преобразования принять момент поступления первого отсчета на ин)О формационный вход устройства, то начало работы любого блока устройства в данном преобразовании будет сдвинуто на (к личину задержек в предыдущих блоках хстройства.

Рассмотрим внача Ip подробно обработку действительных частей входных отсчетов, поЗ5 ступающих на устройство в течени(kl(рвых

Л тактов. С информационного входа 1 у(Tройства отсчеты попадают в преобразователь

2I, который осугцествляет перевод числа нз двоичной системы в модулярнуko Число у(n) (n=0,1, ..., Л вЂ” 1) проходит преобразователь

4О 21 за Т тактов и появляется на его выходе в виде набора остатков (I (n), у (и),,у«(п), где у ((и) l(t(n)l„.,k, !=1.2,...,К, . на !-м такте от начала преобразования на входе 4 появляется сигнал низкого уровня Г! =0 ((м, таблицу, 45 где указаны номера тактов. во время которых на установочные входы кода операции устройства посгупают сигналы низкого уровня. управляющие работой блоков устройства) и в регистр I I.I заносится вычет

У((0). Одновременно сигнал R I =0 с первого

5р установочного входа 2 устройства обнуляет регистр 12.!. Тогда на следующем (7 +!)-м такте с входа 6 хстройства kko(тупает сигнал

«

ГЗ=О, и число у I(0), после сложения (вычитания) с нулем в сумматоре 15.I и вычитателе

17.! заносится в регистры 13.!, 14.!. В этом

55 же такте по ГI=О в регистр 1.! занесется вычет У ((1).

По сигналу Г2=0 на входe 5 устройства в регистр 2.! поступает на (1 4-2i-м такте!

633423

7 число У (Л вЂ” 1). Одновременно вычет у (О) из регистра 13.l поступает в операционный блок 19.l, где после умножения н умножителе 31.0 íà Q произведение 1У (0) @i заносится в регистры 25.0 — 25. (N — 1) /2 по сигналу Г6=0, поступающему н данном такте (см. таблицу) с входа 39 устройства. На (Т+3)-м такте пара чисел У (1) и у (Л 1) формирует согласно формуле (5) на выходах сумматора 15.! и вычитателя 17.l величины А (1) и А (М вЂ” ), которые поступают ссютветственно в регистры 13.l и 14.l по сигналу ГЗ=О с входа 6 устройства. В этом же такте н регистр 11.l по сигналу Г1=0 заносится новое число Si(2) Таким образом, / поочередно через такт вычеты у (!) и у (Т вЂ” ) (l=1,2,...,(V — 1)/2) с 1-го выхода преобразователя 21 заносятся соответственно н регистры i!.l и 12.1. Тогда на выходе сумматора 15.! формируется величина А (!), а на выходе вычитателя 17.l — величина At, V — t), которые запоминаются ссютветственно в регистрах 13.! и. 14.! по сигналу ГЗ=О, поступающему с входа 6 устройства на (Т+1+2)-м тактах. С выхода регистра 1З.l число Ai(t! поступает на (T+2+21)-м такте на входы умножителей 31.р (р=0,1,,,(А — 1)/2).

Ма выходе умножителя 31.r (г=1,2,..., (А -1)/2) формируется произведение I Аi (t)X

ХЛг(r)(, которое заносится в этом же такте в регистр 24.r по сигналу Г7= — О, поступающему с входа 40 устройства. Этим же сигналом в регистр 24.0 заносится величина ! lilt) Q(i с умножителя 31.0 На (!+5)-м такте на вход разрешения выдачи числа регистров 25.р поступает сигнал Г11=0 с входа 44 устройства. По этому сигналу число !

А, (О) ° QI поступает на первые входы сумматоров 30.р, где оно складывается с числом

1 А (1) Q)< (для сумматора 30.0) и с числом !

А (!) Z (г)) (для сумматора ЗО.r) Сумма заносится в регистр 26.р по сигналу Г8=0, поступающему на вход разрешения записи этого регистра в данном такте с входа 41 устройства. Далее на (1 +3+2t ) -м такте (ti=2, 3, ..., (N — 1/2) осуществляется суммирование содержимого регистра 26.0 с числом 1А (t ) =Qj, поступающим из регистра

24.0. При этом на входы разрешения выдачи регистров 26.р поступают на (Т+3+2t) -х тактах с входа 45 устройства сигналы Г12=0 (см. таблицу). Результат суммирования поступает с выхода сумматора 30.0 в регистр

26.0, где запоминается по сигналу Г8=0.

Одновременно в регистре 26.r по этому же сигналу запоминается сумма от сложения содержимого регистра 26.r и числа (А 1 ) X

XZ (r)1i (ri= fr-21!и-,+1). Таким образом, через А тактов от начала работы сумматора

30.0 на его выходе сформируется величина (г-Фа, (Q у((о)+ qZ А г(!)1, Ь=1 а на выходе сумматора ЗО.r — величина

S гt — (1)ГмР/н1+! поступает со знакового входа 9 устройства, 40 содержащего (N — !)/2 шин, причем г-я шина заведена на второй вход умножителя 38.r операционного блока 20.l. С выхода регистра

32.r числа поступают на второй вход сумматора 37.r, где они суммируются с содержи45 мым регистра ЗЗ.ri (г = г — 2 („,) +!).

Результат сложения по сигналу Г8= — О запоминается вновь в регистре 33.r. Г1ри этом на T+ 4-м такте на установочные входы регистров 33.1, 33.2, ..., 33. (;V — 1) /2 поступает сигнал 82=0 с установочного входа 3

50 устройства. В результате действия этого сигнала н указанных регистрах появляются нули, Тогда на (Т+5)-м такте в регистр 33.r поступает сумма (SrtA (N-!)Х(г)1 .,Далее, на (1+3+21 )-м (ti=2, 3, ..., (Х вЂ” 1)/2) такте в регистр 33.r по сигналу Г8=0 поступает

55 результат сложения величины !SrtAII,V — t)X

XZ"(r)) i с содержимым регистра ЗЗ.г .

Таким образом, на (t+N+2)-м такте на выходе сумматора 37.r появляется сумма

)(у)(0)+ A/(t) 2 (г2!)(т1. аИ)Ig, Е=4

Ма (Т+Л +2)-м такте по сигналу Г9=0, поступающему с входа 42 устройстна, перная из этих величин заносится в регистр 27.0, а вторая — н регистр 27.r>.

Аналогичным образом в течение следующих N тактов осуществляется обработка следующих А входных отсчетон У (0). У (1), Ä"(N-1), ц "(2),..., У (О -1)/2), Ч ((N+1)/2).

Сформированная на (Т+2М+2)-м такте величина (ül-<)t, @У(0)+Q- А (!)1,„, заносится с выхода сумматора 30.0 н регистр

29.0, а величина (юl- )й !

Я Уi(0)+Х Agt) Z(r t)(,„l с выхода сумматора 30.r н регистр 29.r. Одновременно осуществляется перезапись чисел из регистра 27.р в регистр 28.р. Запись в регистры 28.р и 29.р осуществляется по сигналу Г10=0, поступающему на (T+2N

+2)-м такте с входа 43 устройства.

Г1ареллельно с работой операционного блока 19.! осуществляется обработка вычеI Il тон А (N — t) и А (N — t) н операционном блоке 201. В соответствии с этим вычет

А!(Л вЂ” t), поступающий с выхода регистра

14.1 на первые входы умножителей 38.г (r=1,2,...,(N — 1) /2), совместно со знаковым признаком Srt на втором входе умножителя формирует произведение iSrtA (N — t)X

Х2 (г)(,.ь которое поступает ца (Т+2t+2)-м такте в регистр 32.г. Запись в регистр 32.г осуществляется по сигналу Г7=0.

Знаковый признак

1633423

9 10

0IL(l4

Srt А(i,Л вЂ” t) Z ) r>tj)i, 41 которая поступает в регистр 34.г (r> ——

=-)г((, „+ l j по сигналу Г9=-0.

Аналогично в течение следующих Л тактов обра вкатываются числа А (Л(— (), постуиаюшие из регистра 14.!. Сформированная ны (7 +2Л +2)-м такте величина

Ф-)

1 Х SrtA((А — И(гЯ,.( (:=г заносится в регистр Зб.r,, здесь Srt=(— )

Одновременно в регистр 35.г переписывается содержимое регистра 34.r, для чего на регистры 35.r и 36.r поступает сигнал Г10=0 г входа 43 устройства.

После заполнения регистров 28.р. 29.р, 35 r, 36 г (р=0, 1, ..., (А — 1)/2; r= 1,2,..., (Л вЂ” 1)/2) начинается формирование выходHbJx отсчетовк(и) согласно (4). Для этого иа (Т+2А +3)-м такте из регистра 28.0 операционного блока 19.l по сигналу Г13=0, поступающему с входа 46 устройства, считывается величина (г-4(, ! (7у (0)+ЯХ А((t )I(и подается на l-й вход преобразователя 22 с масштабированием модулярного кода в двоичный. Г1ри этом выходы сумматора 16.l и вычитателя 18.l закрыты. В течение следующих Л вЂ” 1 тактов выход регистра 28.0 становится закрытым, а открываются поочередгиз выходы сумматора 16.! и вычитателя !

8.l, причем сигнал Г4=0 иа вход разрешения выдачи кода сумматора 16.! поступает с входа 7 устройства в (Т+2К +2+2(х) -х тактах, ы сигнал Г5=0 с управляющего входа 8 устройства поступает на вход вычитателя 18.l в (7 +27 +3+2ð) -x тактах ((х=

=1.2,...,(h — 1)/2). На первые входы сумматора 16.! и вычитателя 18.l поступает содержимое регистров 28.r, а на вторые входы — регистров 30.r. Для этого на (Т+

+2А +2+2)х)-м такте на вход разрешения выдачи регистров 28. (х и 36. р, подается сигнал Г13=0 с входа 46 устрой .ыа.

Аналогичным образом в течение следуюших тактов на l-й вход преобразователя

22 поступают величины

)ЯцИ)+Ы (()1., Q уИ)+ (л(ч!(у f ÔiÌi

+Х Ai t)Z (pt)+ A (V — 1)2 (ptli, (т-fj4„(NI-r)й (IQg(O)y Аi(!)Л ((х!) — Х АjA — t)Z (pt)I„,t

7=< А соответственно на тактах (7 +ЗА +3), (7+

+ЗА +2+2(х) и (7+ЗА+2(х). Сигналы Г14=

=0 поступают на входы разрешения выдачи кода регистров 29.р и 35.)х с входа 47 устройства (см. таблицу).

Преобразователь 22 осушествляет в конвейерном режиме в течение (7 +3)-х тактов перевод поступающих на еro вход чисел из модулярной системы счисления в двоичную.

Одновременно происходит масштабирование на величину Q в соответствии с (4). Таким образом, начиная с (2! +2Л -г-6)-го такта, на выходе преобразователя 22 появляются выходные отсчеты. Они поступают на выход

2 3 устройства в течение 2 h тактов в слеМ дующем порядке х (Oj х i! i, х",Л вЂ” 1), х (21, х (,А -2 1, ..., х ((Ъ вЂ” 1)/2), х и Х+ 1), 2!, х (0), 10 i) j, х (А -1), ..., х" иЛ -1), 2), х, А +1)/2).

На этом закынчивыется выполнение Л -точечного дискретного преобразования Фурье.

Следует отметить, что следующее преобразование может начинаться сразу после

2Л -го такты текушего преобразования.

Из приведенного следует, что при работе в конвейерном режиме выполнение одного

Л -точечного Д11Ф в устройстве занимает

4Л +27 +6 тактов, ири этом, обращение к устройству можно производить через каждые

20 «=2Л тактов. Если, например, Л =5, то т=10 тактов. При длительности одного модульного такта 100 нс, частота обращения к устройству составляет МГц. Если использу ется модулярная система счисления с основаниями т — — 12;3, т,=125, пг =127, т,= 128, то диапазон действительной и мнимой составляющих отсчетов входных и выходных сигналов представляет собой ! — 2 ", — 2 "+1, ..., 2",.

При этом для построения предлагаемого устроиства в случае . v 7 без учета затрат на преобразователи кодов из одной сист Mbl счисления в другую необходимо !60 ПЗУ емкостью 256 четырехрызрядиых слов каждое

35 и 172 семиразрядных pei истров.

Формула изобретения

Устройство для вычисления дискретного преобразования Фурье в модулярной системе

40 счисления, содержащее преобразователь двоичного кода в модулярный, первые группы сумматоров и вычитателей по модулю mt ((= Г,К, где К вЂ” количество модульных оснований), три группы регистров по К регистров в каждой, преобразователь с масштабированием модулярного кода в двоичный, причем тактовые входы регистров с первой по третью групп, преобразователя двоичного кода в модулярный и преобразователя с масштабированием модулярного кода в двоичный подключены к тактовому входу устройства, входы установки в «О» регистров второй группы подключены к первому установочному входу устройства, входы разрешения записи регистров с первой по третью группу подключены ссютветственно к перво55 му, второму и третьему входам кода операции устройства, отличающееся тем, что, с целью повышения быстродеиствия и расширения области применения зы счет осущест16334 3

12 вления преобразования для произвольного целого значения основания»V, в него введены вторые группы сумматоров и вычитателей по модулю ml, четвертая группа регистров и первая и вторая группы операционных блоков, п ри этом информационный вход преобразователя двоичного кода в модулярный является информационным входом устройства, а l-й выход преобразователя двоичнго кода в модулярный соединен с информационными входами 1-х регистров первой и второй групп, второй установочный вход устройства подключен к установочным входам операционных блоков второй группы, третий вход кода операции устройства подключен к входам разрешения записи регистров четвертой группы, четвертый и пятый входы кода операции устройства подключены к входам разрешения выдачи соответственно сумматоров по модулю ml u вычитателей по модулю ml вторых групп, выход 1-го регистра первой группы соединен с первыми входами 1-х сумматора по модулю

ml и вычитателя по модулю ml первых групп, вторые входы которых подключены к выходу 1-го регистра второй группы, выход

1-го сумматора по модулю ml первой группы соединен с информационным входом l-го регистра третьей группы, выход которого соединен с информационным входом 1-ro операционного блока первой группы, выход 1-го вычитателя по модулю ml первой группы соединен с информационным входом 1-го регистра четвертой группы, выход которого соединен с информационным входом l-го операционного блока второй группы, знаковый вход которого соединен со знаковыми входами операционных блоков второй группы и подключен к знаковому входу устройства, выход 1-ro операционного блока второй группы соединен с первыми информационными входами 1-х сумматора по модулю ml и вычитателя по модулю т1 вторых групп, вторые информационные входы которых подключены к первому выходу 1-го операционного блока первой группы, второй выход которого соединен с выходами 1-х сумматора по модулю ml и вычитателя по модулю

ml вторых групп и подключен к l-му входу преобразователя с масштабированием модулярного кода в двоичный, выход которого является выходом устройства, тактовый вход которого подключен к тактовым входам операционных блоков первой и второй групп и регистров четвертой группы, причем 1-й операционный блок первой группы содержит с первой по шестую группы регистров по (А +! ) /2 регистров в каждой, группу из (М+! )/2 сумматоров по модулю т1 и группу из (%+1)/2 умножителей по модулю ml, при этом входы умножителей подключены к информационному входу операционного блока первой группы, выход р-го умножителя, где р=0,1,..., (N — 1) /2, соединен с информационным входом р-го регистра первой группы, кроме того, выход нулевого умножи теля соединен с информационными входами регистров второй группы, выход р-го регистра первой группы соединен с первым входом р-го сумматора по модулю ml группы, выход нулевого регистра второй группы соединен с выходом нулевого регистра третьей группы и подключен к второму входу нулевого сумматора по модулю ml группы, !

0 выход которого соединен с информационными входами нулевых регистров третьей, четвертой и шестой групп, выход r-го регистра, где r=1,2, ..., (Л вЂ” -1)/2, второй группы соединены с выходом ((r — 2!(А — 1) /2 + 1)-го 5 регистра третьей группы и подключен к первому входу r-го сумматора по модулю

ml группы, выход которого соединен с информационными входами г-го регистра третьей группы и (! rl(Л вЂ” ) /2 + 1) регистров четвертой и шестой rðónn, выход р-го регист20 ра четвертой группы соединен с информационным входом р-го регистра пятой группы, выходы нулевых регистров пятой и шестой групп соединены и являются первым выходом операционного блока первой груп25 пы, а выходы остальных регистров пятой и шестой групп соединены между собой и образуют второй выход операционного блока первой группы, тактовые входы всех регистров операционного блока первой группы соединены между собой и образуют такр0 товый вход операционного блока первой группы, причем !-й операционный блок второй группы содержит с первой по пятую группы регистров по (А — 1)/2 в каждой, группу из (V — )/2 сумматоров по модулю

ml и группу из (N- 1)/2 умножителей по

З5 модулю ml, при этом первые входы умножителей соединены между собой и являются информационным входом операционного блока второй группы, вторые входы умножителей образуют знаковый вход операционного блока второй группы, выход r-го умно40 жителя, где r=1, 2, ..., (N — 1)/2, соединен с информационным входом r-го регистра первой группы, выход которого соединен с первым входом г-го сумматора по модулю

ml группы, второй вход которого подклю45 чен к выходу (I r — 2I (А — 1) /2+! ) регистра второй группы, а выход — соединен с информационными входами г-го регистра второй группы и ()г — 21(N — 1)/2+1) регистров третей и пятой групп, выход r-го регистра третьей группы соединен с информационным

5р входом r-го регистра четвертой группы, входы установки в «О» регистров второй группы являются установочным входом операционного блока второй группы, выходы регистров четвертой и пятой групп соединены через монтажное ИЛИ и образуют выход

55 операционного блока, а тактовые входы всех регистров являются тактовым входом операционного блока, шестой вход кода опера1б 334? 3

14 ции устройства подключен к входам разрешения записи регистров второй группы операционных блоков первой группы, седьмой вход кода операции устройства подключен к входам разрешения записи регистров первых групп операционных блоков первой и второй групп, восьмой вход кода операции устройства подключен к входам разрешения записей регистров третьей группы операционных блоков первой группы и регистров второй группы операционных блоков второй группы, девятый вход кода операции устройства подключен к входам разрешения записи регистров четвертой группы операционных блоков первой группы и регистров третьей группы операционных блоков второй группы, десятый вход кода операПоследукяаие такты (прибавляются к тахту от начала преобразования) од Тахт от начала преобразования

Сиг

2N 2 2N 1

01 "34

N- Ч-1 N N+1 И+2 N+3 N+4 о

0 0

0 0 о о о

) fl о с

С 0

О 3 о о

0 с

О

0 о о о о о о

2

N-1

О

2

N-1 г с о т+3+гы т+3+2К +3+2N

r+3+2N о о о о о о

Т+Э+2Я

81 г кг

Г1 4

Г2 5

ГЭ 6

Г4 7

Г5 8

Г6 39

Г7 43

Г8 41

Г9 42

Г10 43

Г11 44

Г12 45

Г13. О 46

Г13. 1 46

Г13.2 46

¹1

Г13. †-46 г

Г14. С 47

Г14. 1 47

Г14. 2 47

М-1

Т14. — -47

2 т т т т т+1

T+3+2N

X+3+2N т+г т+2 т+э

Т+Э т+3

Т+5 т.з

Т+Э+2Х

Т+Э+2Н т+3+ги ции устройства подключен к входам разрешения записи регистров пятой и шестой групп операционных блоков первой группы и регистров четвертой и пятой групп операционных блоков второй группы, одиннадцатый и двенадцатый входы кода операции устройства подключены к входам разрешения выдачи регистров соответственно второй и третьей групп операционных блоков первой группы, тринадцатый и четырнадцатый входы кода операции устройства подключены к входам разрешения выдачи регистров соответственно пятой и шестой групп операционных блоков первой группы и регистров соответственно четвертой и пятой групп операционных блоков второй группы.

1633423

1633423

° ! ! ! ! ° ! ° ! ! ! ! ! °

° °!

Составитель Ю. Ланцов

Техред А. Кравчук Корректор T. Малец

Тираж 409 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж вЂ” 35, Раугцская наб., д. 4(5

Производственно-издательский комбинат «Патент», г. Ужгород, ул Гагарина. 10!

Редактор В. 1а н ко

Заказ 618

° ° !

Д /! ° !