Устройство для вычисления дискретного преобразования фурье

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„16459 (51) 5 С 06 F 15/332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Фиг.1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К А ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ (21) 4683075/24 (22) 24.04.89 (46) 30.04.91, Ввп, F 16 (71) Житомирский филиал Киевского политехнического института (72) 71.В.Корчев, И.А.Коноплицкий и N,Ñ.Êàíåâñêèé (53) 681.32(088,8) (56) Авторское свидетельство СССР

1196894, кл. С 06 F 15/332, 1984.

Системы параллельной обработки/Под ред. Л.Ивенса. - И,: Мир, с. 349.

2 (54) УСТРОЙСТВО 1ЛЯ ВЫЧИСЛЕ%1Я J5ICКРЕТНОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ (57) Изобретение относится к вычислнтельноЯ технике, предназначено для вычисления одномерного и двумерного

JTP6 и моает быть использовано в системах цифровой обработки различного рода сигналов. Цель изобретения - расширение Функциональных возмозностей эа счет вычисления двумерного дискретного преобразования Фурье. Поставленная цель достигается за счет того, 1645967

А(11) А(12)

А(21) А(22) что в устройство входят блок управления, N (N — размер преобразования), вычислительных модулей 3. 1-3,N, каждый иэ которых содержит буферный регистр 8, умножитель 9, блок 10 постоянной памяти коэффициентов, сумИзобретение относится к вычислительной технике, предназначено для вычисления двумерного и одномерного

ДПФ и может быть использовано в системах цифровой обработки различного рода сигналов.

Цель изобретения — расширение функциональных возможностей за счет вычисления двумерного дискретного преобразования Фурье.

На фиг. 1 и 2 приведена структурная схема устройства для вычисления

ЩЧФ; на фиг. 3 — структурная схема 21 блока управления устройством для Bbl числения двумерного 7!ПФ.

Устройство содержит информационный вход 1, блок 2 управления, У, вычислительных модулей 3.1-3.11 (N — размер 30 преобразования), каждый из которых содержит вход 4 коэффициента, информационный вход 5, тактовые входы 6 и 7, буферный регистр 8, умножитель 9, блок 10 постоянной памяти коэффициентов, сумматор 11, группу регистров

12, триггер 13, коммутатор 14,,Fpynny регистров 15, регистр 16 коэффициентов, умножитель 17, сумматор 18, регистр 19, коммутатор 20, регистры 40

21 и 22, триггеры 23-25, тактовый вход 26, адресный вход 27 и информационный выход 28.

Блок 2 управления (фиг, 3) содержит управляющий вход 29 ° счетчики 30.145 и 30,2, элемент НЕ 31, выходы 32-37, установочный вход 38, коммутатор 39, узел 40 постоянной памяти, дешифраторы 41.1 и 41.2, элемент И 42, элемент

ИЛИ 43 и генератор 44 импульсов.

Рассмотрим работу устройства в режиме вычисления двумерного ГПФ.,11ля определенности полагаем N 2, допускаем, что коммутаторы 39, 14,i и 20.i при "0" на управляющем входе передают информацию со второго своего выхода, а сумматоры 11 ° i и 18, i npu

"0" на управляющем входе производят матор 11, группа регистров 12, триггер 13, коммутатор 14, группа регистров 15, регистр коэффициентов 16, умножитель 17, сумматор 18, регистр

19, коммутатор 20, регистры 21, 22 и триггеры 23, 24, 25, 3 ил, сложение содержимого на первом входе с нулем и при "1" на управляющем входе производят сложение содержимого первого и второго входов.

Входные отсчеты непрерывным потоком поступают на вход 1:

1-й такт. Операнд А(11) заносится в регистр 8. 1. На выходе блока 10„1 имеется значение V(0), на выходе умножителя 9. 1 — значение А(11) ° W(O), которое передается на выход сумматора 11. 1, поскольку на управляющем входе у него присутствует "0", 2-й такт. Значение А(12) заносится в регистр 8.1, на выходе блока

10,1 имеется значение W(0), на выходе умножителя 9. 1 и сумматора 11. 1 значение A(12} ° V(0), в регистре

12.1.1 - значение А(11) W(0), в регистре 8.2 — значение А(11), на выходе блока 10.2 — W(0) ° на выходе умножителя 9,2 и сумматора 10.2 - значение

А(11) W(0), На выходе 36 присутству 11"

3-й такт, Значение A(21) заносится в регистр 8.1, значение А(12) - в регистр 8.2, на выходе блока 10.1 имеется значение V(O), на выходе блока 10.2 — W(0), на выходе триггера

24,1 — " 1", которая разрешает суммировать сумматору 11.1 по обоим входам, на выходе сумматора 11,1 имеется значение У(11)=А(11)+А(21) W(0}, на выходе сумматора 11.2 - A(12) ° W(0), в регистре 12, 1.1 — А(12) V(0) в регистре

12. 1,2 — А(11) V(0), в регистре

12.2. 1 — А(11) W(0), на выходе 35—

" 1", которая разрешает коммутатору

14.1 передавать информацию с первого входа, на выходе коммутатора 14.1 значение У(11), на выходе 32 значение

W(O), на выходе умножителя 17.1

У(11) ° V(0), на выходе 34 - "1", на выходе сумматора 18.1 — У(11) ° W(O) )ilp > .ом у". -÷.ò >ря 1, — У (2?! pЭ гист р 15.2. 1 — У(2 i >, на выходе ":>егистра !&.1 — W(0), на в>заходе ум о- ° жителя !7,2 — У(?) ° V(0), на вь>ходе триггера 5 .2 — " 1", на выходе с1„ иматора 1Г ? — Г(0,2)=У(21)+У(22)

»4ТI0), в регистре 1R„2 — У(21) ° И(0), на выходе триггера 23.? — " 1", на

10 выходе коммутатор» 20.2 — {0,2)., !альп>е работа устройства проходит по описанному алгоритму. Коэф>!ициенты диумс.рного прес>бразования Фурье вь>ходят на выход 28 в следующей последоват"льности по цепочке регистров 21,1 и 22.1: Г(0,2); Г(1,:>};

Г(1,1).

В режиме -дномерного преобразова20 ни я фурье работа дан ного устрой:- т ва прохо7>ит следующим образом.

lla управляющий вход 29 подается

11 !

, что обеспечивает переключение кол>л>узатора 39 на первый вход, -,,е. на блок 10,1 полаются адреса со счет2S чика 0.1, что обеспечивает потактовую смену значений каэфй>ициенто»..

Сигнал "!" с входа 29 пода>"тся и на упрагляющий вход счетчика 30.2, что обеспечивает установку последнего в "О", а с узла 40 на выход 32 идут только нулевые коэААициенты. Сигнал

"1" на входе 29 также обеспечивает постоянство "О" на выходе 36 и постоянство "!" на вьссоде 35, что за35 ставляет сумматор 11.1 передавать содержимое первого входа па выход, а коммутатор 14,1 — информацию постоянцо с первого входа. Все остальные блоки устройства работают аналогич40 но, как при вычислении коэ1!>Фициентов двумерного пГФ, Формула изобретения

45 Устройство для вычисления дискрет- ного преобразования Фурье, содержащее Е-1 (И вЂ” размер преобразования) вычислительных модулей и блок управления, первый тактовый вход которого подключен к первым тактовым входам всех вычислительных модулей, каждый из которых содержит первый умножитель, первый сумматор и первый, второй и третий. регистры, тактовые входы которых подключены к первому тактовому входу вычислительного модуля, о т л ич а ю щ е е с я тем, что, с целью расширения Аункциональных возможностей за счет вычисления двумерного пре1645967 и. си<.чьку на егo управяяюп!ем входе присутствует "О", на выходе 33 — "1"

4-и такт. Значение А(22) заносится в регистр 8, 1, а значение А(21} в регистр 8 ° 2, íà вь>ходе блока,О.I имеется значение W(0) на выходе блока 10.2 — V(!}, на выходе триггера 24.2 — "1", которая разреппает суммировать сумматору 11,2 по обои.а входам, на выходе триггера 24.1

11 11

1, на выходе сумматора 1 1 . 1

У (1 2 ) =A (1 2 ) +A (? 2 ) W (0 ), на выходе сумматора 1 1 . 2 — У (2 1 ) = A (1 1 ) ° V (n ) +

+А(21) ° W(1), н регистре 12, 1,2

А(22) ° V(O), в регистре 12. 2. 1

А(12)1W(0) в регистре 12 2 ° 2

А(11) V(0), на выходе 35 — "1", которая разреп>ает коммутатору 14.! передавать информацию с первого входа, на выходе коммутатора 14„1 значение

У(12), на выходе 32 значение V(0), на выходе умножителя 17.1 — У(12)Х !

>!!(О), на выходе 34 — "О", на выходе триггера 25. 1 — " 1", которая разрешает сумматору 18„1 суммироватт пс обоим входам, в регистре 19,1 — Y(11)»

N W(0), на выходе сумматора 18. 1 ! (О„! >=У(1 )+У(12) ° V(0), на выходе триггера 23. 1 — " 1", которая разрешает коммутатору 20„1 передавать информацию с первого входа„ на выходе коммутатора 20.1 — значение F(0,1), на выходе триггера 13.1 — "1", которая разрешает коммутатору 14.2 перелавать информацию с первого входа, на выходе коммутатора 14.2 — значение У(2 1), в регистре 16.1 — V(C), на вьгходе умножителя 17. 2 — У(21)»

»И(О}, на выходе сумматора 18,2

У(21) !>(0) 1 поскольку на его управляюшем входе имеется 01„На выходах

33 и 36 присутствует "0", в регистре

15. 1. — У(1.1) .

5-й такт. На выходе триггера ?4.1 имеется "0", в регистре 8.1 — значение А(11) следующей последовательности, поэтому в умножителе 9. 1 и сумматоре 11. 1 происходят процессы, аналогичные 1-му такту.. В регистре 8.2 имеется значение А(22), на выходе блока 10.2 — V(1), на выходе сумматора 11.2 — У(2?}=А(12) V(0)+A(22)x

«л!>(О), на выходе 35 — "О", на выходе

32 — W(0), на выходе умножителя

17 ° 1 — У(11) ° И(0), в регистре 15,1,!

У(12), в регистре 15. 1.2 — У(11), на выходе триггера ?.1Ä1 — F(0,1), в регистре 12. 2, 2 - А(1-) V(0}, на вы1645967 образования Фурье, н него введен N-й вычислительный модуль, причем первый и второй информационные, первый, второй третий и четвертый тактовые выхоФ 5 ды и выход коэффициента i-го (i=1,N-1) вычислительного модуля подключены соответственно к первому и второму инд ормационньпч, второму, третьему и четвертому и пятому тактовым входам и входу коэффициента (i+1)-ro вычислительного модуля, второй, третий, четвертый и пятый тактовые выходы, адресный выход и выход коэффициента блока управления подключены соответственно к второму, третьему, четвертому и пятому тактовым входам, ад.ресному входу и входу коэААициента первого вычислительного модуля, первыи информационныи вход которого является информационным входом устройства, информационным выходом которого является второй информационный выход И-го вычислительного модуля, причем в каждый вычислительный 25 модуль введены буферный регистр, блок постоянной памяти коэффициентов, две группы из N последовательно соединенных регистров, четыре триггера, второй сумматор, второй умножитель, два щ коммутатора, регистр коэффициентов, выход которого является выходом ко-. эффициента вычислительного модуля, выход первого умножителя подключен к первому информационному входу первого сумматора, выход которого подключен к первому информационному входу первого коммутатора и информационному входу первого регистра, выход которого подключен к второму 4О информационному входу первого сумматора, выход буферного регистра является первым информационным выходом вычислительного модуля и подключен к первому входу Второго умножителя 4> выход которого подключен к первому информационному входу второго сумматора, выход которого подключен к информационному входу первого регистра первой группы и первому информационному входу второго коммутатора, выход которого подключен к информационному входу первого регистра второй группы, первому входу первого умножителя, второй вход которого ссединен с информационным входом регистра коэффициента и является входом коэ Мициента вычислительного модуля, первым информационным и вторым тактовыми входами которого являются соответственно информационный вход буферного регистра и тактовый вход первого триггера, выход которого подключен к входу синхронизации первого сумматора и является первым тактовым выходом вычислительного модуля, вторым информационным выходом которого является выход второго регистра, информационный вход которого подключен к выходу третьего регистра, информационный вход которого подключен к выходу первого коммутатора, второй информационный вход которого является вторым информационным входом вычислительного модуля, третьим тактовым входом которого являются соединенные между собой управляющий вход второго коммутатора и тактовый вход второго триггера, выход которого является вторым тактовым выходом вычислительного модуля, четвертым тактовым входом которого является тактовый вход третьего триггера, выход которого подключен к входу синхронизации второго сумматора и является третьим тактовым выходом вычислительного модуля, пятым тактовым входом которого является тактовый вход четвертого триггера, выход которого подключен к управляющему входу первого коммутатора и является четвертым тактовым выходом вычислительного модуля, адресным входом которого является адресный вход блока постоянной памяти коэффициентов, выход которого подключен к второму входу второго умножителя, выходы N-õ регистров первой и второй групп подключены к вторым информационным входам соответственно второго сумматора и второго коммутатора, тактовые входы буферного регистра, регистра коэффициентов, всех регистров первой и второй групп подключены к первому тактовому входу вычислительного модуля.

1645967

Фиг. Л

Фуй 2

Составитель А. Баранов

Редактор Л.Пчолинская Техред Л,Олийнык Корректор Л.Пвтай

Заказ 1351

Тираж 415

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССгр

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101