Устройство формирования сигнала отсчета для дифференциального кодера изображений

 

Изобретение относится к телевидению . Цель изобретения - повышение помехоустойчивости. Устройство формирования сигнала отсчета для дифференциального кодера изображений содержит блоки 1-15 задержки, блоки 16 - 19 вычисления среднего значения, блоки 20-31 вычисления модуля разности сигналов, сумматоры 32 - 35, блок 36 сравнения и ключевые элемен-- ты 37 - 400 Цель достигается за счет обеспечения формирования предсказанного значения отсчета по заданному правилус При этом устройство может быть реализовано для случаев аналогового и цифрового предсказания, когда входной и выходной сигналы являются, соответственно , аналоговыми сигналами или двоичными цифровыми параллельными кодами. Устройство по п.2 формулы отличается выполнением блоков 16 - 19, каждый из которых состоит из ключевых элементов 41 - 43 и блока 44 сравнения,, 1 з.п. ф-лы, 2 ил. # (Л Ј«ЯЛ1

СОЮЗ СО6ЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК щ) Н 04 У, 7/137

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ6ЕННЫЙ НОМИТЕТ

Il0 ИЗОБРЕТЕНИЯМ И ОТНРЬП ИЯМ

ПРИ ГКНТ СССР (21) 4693816/09 (22) 18.05.89 (46) 30.05.91. Бюп. 1 20 (71) Ленинградский электротехнический институт связи им. проф. N.А.БончБруевича (72) Д.А.Копылов и И.К.Райхельсон (53) 621.397.6 (088.8) (56) Авторское свидетельство СССР

И - 906033, кл. H 04 N 7/13, 1982. (54) УСТРОЙСТВО ФОРМИРОВАНИЯ СИГНАЛА

ОТСЧЕТА ДЛЯ ДИФФЕРЕНЦИАЛЪНОГО КОДЕРА

ИЗОБРАЖЕНИЙ (57) Изобретение относится к телевидению, Цель изобретения — повьппение помехоустойчивости. Устройство форми.рования сигнала отсчета для дифференциального кодера изображений содерИзобретение относится к телевидению и может быть использовано для цифровой передачи изображений мето, дом дифференциальной импульсно-кодовой модуляции.

Цель изобретения — повьппение помехоустойчивости.

На фиг.1 представлена структурная электрическая схема устройства; на фиг.2 — расположение элементов изображения, используемых для формирования сигнала отсчета.

Устройство содержит (фиг.1) первый по пятнадцатый блоки 1 — 15 задержки, первьй„ второй, третий и четвертый блоки 16 — 19 вычисления среднего значения, первый по двенад- .

2 жит блоки 1 — 15 задержки, блоки

16 — 19 вычисления среднего значения, блоки 20 — 31 вычисления модуля раз- ности сигналов, сумматоры 32 — 35, блок 36 сравнения и ключевые элементы 37 — 40. Цель достигается за счет обеспечения формирования предсказанного значения отсчета по заданному правилу. При этом устройство может быть реализовано для случаев аналогового и цифрового предсказания, когда входной и выходной сигналы являются, соответственно, аналоговыми сигналами или двоичными цифровыми параллельными кодажт. Устройство по п.2 формулы отличается вьполнением блоков 16

19, каждый из которых состоит из ключевых элементов 41 — 43 и блока 44 сравнения. 1 з.п. ф-лы, 2 ил. цатый блоки 20 — 31 вычисления модуля разности сигналов, первый, второй, третий и четвертый сумматор@ 32 - 35, блок 36 сравнения и первый, второй, третий и четвертый ключевой элементы 37 — 40; при этом каждый из блоков вычисления среднего значения содержит первый, второй и третий ключевой элементы 41 — 43 и блок

44 сравнения.

Устройство работает следующим образом.

На вход устройства поступают восстановленные значения отсчетов

S(m, n), где m — номер элемента изображения, в строке, n — номер строки изображения.

1653178

S(m-1,n), Б(m-2,п), min = — ) Ч (m, и) Время задержки для блоков 1, 3, 4, 5, 6„7, 8, 9, 10, 12 составляет один такт дискретизации, время задержки для блоков 14 и 15 составляет три такта дискретизации„ время задержки для блоков 2 и 11 составляет (И вЂ” 4) тактов, где M - число тактовых интервалов за период строки

S(m„n-1), S(m-1,п-1), Б(п +2,п-2), Б(оп+1,п-2), Б(щ- i,n-2), Б(m-2,п-2), S (m,, n-3), Б (тт-3, и-3) .

В каждом иэ блоков 16, 1 7, 18, ) 9 блок 44 формирует сигнал логической

"1" на том из выходов, номер которого 20 соответствует номеру входа, на ко " тором присутствует среднее значение из трех отсчетов (при этом на осталь ных выходах блока 44 присутствуют, сигналы логического О ). Один из

19 11 25 ключевых элементов 41, 42, 43 на управляющем входе которого присутствует логическая "1", пропускает на свой выход сигнал с информационного вхоца, другие ключевые элементы — эакрьгтьт.

Следовательно, на. выходы блоков

16, )7, 18 и 19 проходят соответственно, значения Ет, Е2, Z g u Zg, равные среднему из трех отсчетов соответственно 35

QS(m-1, n), S(m-2, п), S(m-3, и) 1, PS (m+1, п-1), S (m+2., n-2), S (m+3, и-3))

)S (m, n-1), S (m, n-2), S (m, n-3), )S (m-1, п-1), S (m-2 „п-?), S (m-3, и-3))

Блоки 20 — 31 вычисляют модули ® разности между соответствующими задержанными сигналами.

Иа выходе первого сумматора 32 формируется сумма трех модулей разности сигналов

Х„= (Б(ттт+1, и-1) — S(m, n-1)1+ + IS(m, n-1) — S(m-(, n"-1) I +

+ Б(п-1, и-1) — Б (1тт-2, и-1) .

На выходе второго сумматора 33 формируется сумма 50Y = lS(m-1, и) — S(m, n-1) j +

+ ) S(m, n-1) — S(m+1, п-2) t +

+ S(m 1, г-1) — S(m, п2)1

На выходе третьего сумматора 34

55 фор мир у ет ся с умма

Х = S(m-1, n) - S(m-1, n-)) I +

+ l S(m+1, и-1, — Б(пт+1, и-2) .ь

+ l S(m-1, п-1) — S(m-1, и-2) i развертки, а время задержки блока

13 составляет (N — 5) тактов.

Таким образом, на выходах блоков

i 9, 1О, 2, 3, 4, 5, 11„ 6, 7, 8, 12, 13, 14 и 15 присутствуют соответственно значения задержанных отсчетов (фиг ° 2а)

S (m-3, n), S (тп+1, п-1), S(m-2,п-1)

S(m,n-2), Б(m+3,п-3), На выходе четвертого сумматора

35 формируется сумма

Y+.— S(m-1,,n) — S(m-2, п-))l +

+ JS(m+), и-1) — S(m, и-2) I +

+ (S(m, и-1) — S(m-i, и-2) l

Блок 36 формирует сигнал логической "1" на том из выходов, номер которого соответствует номеру входа с минимальным значением Y при этом на остальных выходах формируются сигналы логического "О". Один из ключевых элементов 37 — 40, на управляющем входе которого присутствует сигнал логической "1", открывается и пропускает на свой выход сигнал с информационного входа. На информационных входах ключевых элементов 3740 присуствуют сигналы с выходов соответствующих блоков 16 - 19 - Z т, Ев Z3 и ЕФ соответственно

Таким образом, на выходе устройства формируется предсказанное значение отсчета по следующему правилу: пт1п

Е, е . » Т = ° 1 (Т;)

min

Е, QcJIH Yg = .1,, (Т,j

min

4 фФ

Г;1 .

Пары отсчетов, из которых состав» лены модули разности для сумм Хт, Y<„

Y > и Х, показаны на фиг. 2 б, в, г и д соответственно. Предсказываемый отсчет показан черным кружком, а средттий из которых используется в качестве предсказанного значения, отмечены крестиками.

5 1653

Устройство может быть реализовано как для случая аналогового предсказания, когда входной и выходной сигналы являются аналоговыми так и для

Э 5 случая цифрового предсказания, когда входной и выходной сигналы представ- ляют собой двоичные цифровые парал- г лельные коды.

10 формула изобретения

1 ° Устройство формирования сигнала отсчета для дифференциального кодера иэображений, содержащее первый блок задержки, вход которого является входом для восстановленного значения цифрового отсчета. текущего элемента изображения, последовательно соединенные второй, третий, четвертый и 20 пятый блоки задержки, последовательно соединенные шестой, седьмой и восьмой блоки задержки, двенадцать блоков вычисления модуля разности сигналов, первый, второй, третий и 25 четвертый сумматоры, выходы которых соединены соответственно с первым; вторым, третьим и четвертым входами блока сравнения, первый, второй, третий и четвертый выходы которого сое- 30 динены соответственно с управляющими входами первого, второго, третьего и четвертого ключевых элементов, выходы которых объединены и являются выходом сформированного значения сигнала текущего отсчета, при

35 этом выход первого блока задержки соединен с объединенными первыми входами четвертого, седьмого и десятого бло ков вычисления модуля разности сигна- 40 лов, выход второго блока задержки соединен с объединенными первыми входами первого, восьмого и одиннадцатого блоков вычисления модуля разности сигналов, выход третьего блока задержки соединен с объединенными вторыми входами первого и четвертого блоков вычисления модуля разности сигналов и с объединенными первыми входами второго, пятого и двенадцатого блоков вычисления модуля разности сигналов, выход четвертого. блока задержки соединен с объединенными вторыми входами второго и седьмого блоков вычисления модуля разности сигналов и с объединенны55 ми первыми входами третьего, шестого и девятого блоков вычисления модуля разности сигналов, выход пятого блока задержки соединен с объединенными вторыж входами третьего и десятого блоков вычисления модуля разности сигна» лов, выход шестого блока задержки соединен с объединенными вторыми входами пятого и восьмого блоков вычисления модуля разности сигналов, выход седьмого блока задержки соединен с объединенными вторыми входами шестого и одиннадцатого блоков вычисления модуля разности сигналов, выход восьмого блока задержки соединен с вторыми входами девятого и двенадцатого блоков вычисления модуля разности сигналов, выходы первого, второго и третьего блоков вычисления модуля разности сигналов соединены соответственно с первым, вторым и третьим входами первого сумматора, выходы четвертого

У пятого и шестого блоков вычисления модуля разности сигналов соединены соответственно с первым, вторым и третьим входами второго сумматора, выходы седьмого, восьмого и девятого блоков вычисления модуля разности сигналов соединены соответственно с первым, вторым и третьим входами третьего сумматора, а выходы десятого, одиннадцатого и двенадцатого блоков вычисления модуля разности сигналов соединены соответственно с первым, вторым и третьим входами четвертого сумматора, о т л и ч а— ю щ е е с я тем, что,. с целью повышения помехоустойчивости, введены последовательно соединенные девятый и десятый блоки задержки, одиннадцатый блок задержки, последовательно соединенные двенадцатый, тринадцатый, четырнадцатый и пятнадцатый блоки задержки, а также первый, второй, третий и четвертый блоки abI" числения среднего значения, выходы которых соединены соответственно с информационными входами первого, второго, третьего и четвертого ключевых элементов, первые входы первого, второго, третьего и четвертого блоков вычисления среднего значения соединены соответственно с выходами первого, вторбго, третьего и четвертого блоков задержки, вторые входы первого, второго, третьего и;четвертого блоков вычисления среднего значения соединены соответственно с выходами

l девятого, одиннадцатого, седьмого и двенадцатого блоков задержки, третьи входы первого, второго, третьего и четвертого блоков вычисления среднего зна1653 I /8 чения соединены соответственно с выходами десятого, тринадцатого, четырнадцатого и пятнадцатого блоков задержки, при этом выходы первого, десятого, пятого, одиннадцатого и восьмого блоков задержки соединены соот™ ветственно с входами девятого, второго, одиннадцатого, шестого и двенадцатого блоков задержки. 10

2„ Устройство по п.1„ о т л ич а ю щ е е с я тем, что первый, второй, третий и четвертый блоки вычис"" ления среднего значения содержат блок сравнения, первый, второй и третий входы которого соединены соответственна с. информационными входами первого, второго и третьего ключевых элементов и являются соответственно первым, вторым и третьим входами блока вычисления среднего значения, выходом которого являются обьединенные выходы первого, второго и третьего ключевых элементов, управляющие входы которых соединены соответственно с первым, вторым и третьим выходами блока сравнения.

1653178

Дра3у3ущая

cmpрка текуча стра фиг.2

Составитель В. 3емлянухин

Редактор И. Сегляник Техред Л. Олийнык

Корректор Н. Король

Заказ 1781 Тираж 403 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москвау Ж-35р Ра чпская наб де 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 10!

000

З-&&О э®зф

З о в

0 0 0 0 0

0 0 0 0 0

0 0 1б 0 0

0 0 0 0 0

0 0 0 0 0

2 3 4 5 б 7

1 2 5 < 21

1 2

1 2 7 2 2 2 7

1 7 .4 4 4 4 7