Устройство для предсказания четности результата сдвигателя

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при организации контроля в высокоскоростных арифметических устройствах . Цель изобретения - сокращение аппаратурных затрат устройства. Устройство содержит формирователь 1 кода маски, группу блоков 2 элементов И, группу блоков 3 элементов ИЛИ, две группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4, 5, группу коммутаторов 6, блок 7 сдвига контрольных разрядов . Совокупность формирователя 1 кода маски, группы блоков 2 элементов 4, группы блоков 3 элементов ИЛИ, двух групп элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4, 5, группы коммутаторов 6, коммутаторов 8, 9 и элемента И 10 предназначена для формирования четностей результата сдвигателя под действием младших трех разрядов кода сдвига (на величину, меньшую длины байта). Блок 7 сдвига контрольных разрядов осуществляет формирование контрольных разрядов под действием старших разрядов кода сдвига на величину, кратную байту. 3 табл., 2 ил. И О ел 00 сл ел jff

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

45!)5 G 06 F 11/10

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

/б /

/бг

//, // /2

1 гг

/7 12 !2 /2

3 4 в

- Iб, 5 /8.. !д. /8 а /ВЖ Л 2// в гб 21 21 г/ 21 в 7

17 !2в

Щ /Я ° V

12 г

5 г/

75

21

72 вгб Z гг

22 27

Z7s 22 гг

27, гг б

73

2 2D

12, /2 /2 12„!2в 12в б б

171

24 24 Z4s 24в

/ 3

24, 24в

16

/б /б 1,/6 / /6/б /б Риг 1 (21) 4659112/24 (22) 06.03.89 (46) 23.06,91, Бюл. М 23 (72) Г.П. Лопато, А.А, Шостак и Л,О. Шпаков (53) 681.3(088.8) (56) Авторское свидетельство СССР

М 1300477, кл. G 06 F 11/10, 1985.

Авторское свидетельство СССР

М 1580368, кл, G 06 F 11/10, 1988, (54) УСТРОЙСТВО ДЛЯ ПРЕДСКАЗАНИЯ

ЧЕТНОСТИ РЕЗУЛЬТАТА СДВИГАТЕЛЯ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано при организации контроля в высокоскоростных арифметических устройствах. Цель изобретения — сокращение аппаратурных затрат устройства. Устройство содержит формирователь 1 кода маски, „„5U 1658155 А1 группу блоков 2 элементов И, группу блоков

3 элементов ИЛИ, две группы элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ 4, 5, группу коммутаторов 6, блок 7 сдвига контрольных разрядов, Совокупность формирователя 1 кода маски, группы блоков 2 элементов 4, группы блоков 3 элементов ИЛИ. двух групп элементов ИСКЛЮЧАЮЩЕЕ ИЛИ4,5, группы коммутаторов 6, коммутаторов 8, 9 и элемента И 10 предназначена для формирования четностей результата сдвигателя под действием младших трех разрядов кода сдвига (на величину, меньшую длины байта).

Блок 7 сдвига контрольных разрядов осуществляет формирование контрольных разрядов под действием старших разрядов кода сдвига на величину, кратную байту. 3 табл., 2 ил.

1658155

Изобретение относится к автоматике и вычислительной технике и может быть использовано при организации контроля в высокоскоростных арифметических устройствах.

Цель изобретения — сокращение аппаратурных затрат устройства.

На фиг, 1 приведена функциональная схема устройства; на фиг, 2 - соединение блока элементов И, блока элементов ИЛИ и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы.

Устройство (фиг, 1) содержит формирователь 1 кода маски, группу блоков 2 элементов И, группу блоков 3 элементов ИЛИ, первую или вторую группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4 и 5 соответственнО, группу коммутаторов 6, блок 7 сдвига контрольных разрядов, коммутаторы 0 и 9, элемент И 10, информационный вход 11 устройства, вход 12 контрольных разрядов устройства, входы 13-15 направления, типа и кода сдвига устройства соответственно, . выход 16 контрольных разрядов устройс еа, выходы 17-27 узлов и блоков устройства и шину 28 нулевого потенциала устройства, Совокупность формирователя 1 кода маски, группы блоков 2 элеменгов И, группы блоков 3 элементов ИЛИ, первой и второй групп элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4 и

5, группы коммутаторов 6, коммутаторов 8 и

9 и элемента И 10 предназначена для формирования четностей результата сдвигателя при выполнении сдвигов под управлением младших трех разрядов кода

Сдвига.

Форм и ровател ь 1 кода гласки и редназначен для формирования девятиразрядного двоичного кода маски, позволяющего выделить в каждом байте входной информации устройства те разряды, которые и ри выполнении сдвига под управлением младших трех разрядов кода сдвига, поступающего на вход 15 устройства, либо пересекают границу байта, т.е. переходят в соседний байт (при значении трех младших разрядов меньшим четырех), либо остаются в данном байте (при значении трех младших разрядов большем либо равном четырем), при этом во втором случае также выделяется контрольный разряд байта, В табл. 1 описано функционирование формирователя 1 кода маски, на управляющий вход которого поступает управляющий сигнал с входа 14 направления сдвига устройства, а на информационные входы — младшие три разряда 152 входа

15 кода сдвига устройства, Для определен-. ности принимают следующее: при выполнении сдвига вправо на входе 14 направления сдвига устройства устанавливается уровень лоГической единицы, а при выполнении

45 сдвига влево — уровень логического нуля; независимо от направления сдвига код сдвига на вход 15 устройства поступает в прямом коде.

Формирователь кода маски можно выполнить различными способами: на ППЗУ

500 РУ149 (управляющий и информационные входы формирователя 1 в этом случае являются адресными входами ППЗУ); на элементах И, ИЛИ. НЕ, выполнив синтез по таблице истинности формирователя 1; на восьмивходовых мультиплексорах 500

ИД164 (в этом случае удобнее воспользоваться табл, 2, в которой представлено функционирование формирователя 1, учитывающее реализацию его на восьмивходовых мультиплексорах), Значение разряда кода маски на выходе

17ч совпадает со значением старшего разряда младших разрядов 152 входа 15 устройства и. следовательно, для реализации формиооеателя 1 кода маски требуется только восемь микросхем 500 ИД 164.

Группа блоков 2 элементов И, группа блоков 3 элементов ИЛИ и первая группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4 совместно формируют для каждого байта входной информации четность выдвигаемых за границу байта разрядов при выполнении сдвигов под управлением младших трех разрядов кода сдвига.

В случае использования контроля по нечетности, на третьи входы блоков 21 28 группы должны поступать инверсные значения соответствующих контрольных разрядов с входа 12 контрольных разрядов усгройства, в то время, как на третьи входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 51 5а группы должны подаваться прямые значения контрольных разрядов с входа 12 устройства.

Вторая группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5 предназначена для формирования контрольных разрядое байтов при выполнении сдвигов под управлением младших разрядов кода сдвига, При этом, если на вход 12 контрольных разрядов устройства поступают контрольные разряды байтов, сформированные по четности, то на выходах 241-24я группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5 формируются предсказанные контрольные разряды по четности, а если на вход 12 поступают контрольные разряды байтов, сформированные по нечетности. то и на выходах 241-248 группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5 формируются предсказанные контрольные разряды по нечетности, Группа коммутаторов 6 предназначена для формирования четностей едеигаемых в

1658155 байты разрядов при выполнении сдвигов как вправо, так и влево, и может быть выполнена на микросхемах 500ЛК117, представляющих собой два элемента 2ЗИ-2ИЛИ вЂ” НЕ/ИЛИ, причем при поступлении на управляющие входы коммутаторов

6> — ás группы уровня логического нуля с входа 14 направления сдвига устройства на выходы 231-23s коммутаторов 61 — 6s группы подается информация с их первых входов, обеспечивая тем самым формирование предсказанных значений контрольных разрядов байтов на группе элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5 при выполнении сдвигов влево под управлением младших разрядов кода сдвига, а при поступлении на управляющие входы коммутаторов 61 — 6в группы уровня логической единицы с входа 14 направления сдвига устройства на выходы

231 — 23в коммутаторов 61 — 6э группы подается информация с их вторых входов, что обеспечивает формирование предсказанных значений контрольных разрядов байтов нэ группе элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5 при выполнении сдвигов вправо под управлением младших разрядов кода сдвига.

Блок 7 сдвига контрольных разрядов предназначен для формирования предсказанных значений контрольных разрядов байтов при выполнении сдвигов под управлением старших разрядов кода сдп,-.ãà.

Сформированные на выходах блока 7 контрольные разряды 161- 16л байтов с первого по восьмой соответственно являются предсказанными контрольными рэзрялэми четности результата сдвигэтеля. Функционирование блока 7 сдвига контрольных разрядов поясняется с помощью табл, 3.

Первый коммутатор 8 форм 1рует для крайнего левого байта сигнал четности вдвигаемых разрядов при выполнении сдвига вправо под управлением младших разрядов кода сдвига, при этом на выход 25 коммутатора 8 поступает значение с вьixoaa

22е элемента 4s ИСКЛЮЧАЮЩЕЕ ИЛИ 4 группы, если выполняется циклический сдвиг, уровень логического нуля с входа 28— если выполняется логический сдвиг и значение с выхода 27 эл MеHòý И 10 — если выполняется арифметический сдвиг

Второй коммутатор 9 формирует для крайнего правого байта сигнал четности вдвигаемых разрядов при выполнении сдвига влево под управлением младших разрядов кода сдвига, при этом нэ выход 26 коммутатора 9 поступает значение с выхода

221 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4i группы, если выполняется циклический сдвиг, или уровень логического нуля с входа

28 — если выполняется логический или арифметический сдвиг.

В случае использования в устройстве только сдвига циклического вправо (циклический сдвиг влево заменяется в этом случае циклическим сдвигом вправо на дополнительный код величины сдвига) необходимость введения коммутатора 9 отпадает. В этом случае на первый вход коммутатора 6s необходимо постоянно подавать уровень логического нуля с входа 28 устройства.

Элемент И 10 предназначен для формирования сигнала четности вдвигаемых единиц при выполнении арифметического сдвига вправо. Этот сигнал равен единице только в том случае, когда в устройстве выполняется арифметический сдвиг вправо на нечетное число разрядов отрицательного числа.

Устройство работает следующим образом.

Работа устройства рассматривается в различных режимах на примере сдвига в нем восьми байтов входной информации

a>azar „.ar4 на 19 двоичных разрядов (на вход 15 устройства подается прямой двоичный код величины сдвига 010011).

Пусть первый байт a>azar ...as является самым старшим и сопровождается контрольным разрядом четности К1, а восьмой байт аяэ..ва5э ..Аг4 является самым младшим и сопровождается контрольным разрядом четности К8.

Сдвиг вправо логический. На управляющий вход формирователя 1 кода маски поступает уровень логической единицы с входа 14 направления сдвига устройства, соответствующий выполнению сдвига вправо, а нэ информационные входы формирователя 1 подается значение младших трех разрядов 15z входа 15 кода сдвига устройства (в рассматриваемом примере 011). В соответствии с работой формирователя 1 (табл, 1) нэ его выходе 17 в этом случае формируется код маски 000001110, который далее поступает на первые входы блоков

2i-2э элементов И группы, на вторые входы которых подаются значения соответствующих байтов 11)-11в входной информации с входа 11 устройства, а нэ третьи входы— контрольные разряды 121 †1 соответствующих байтов с входа 12 контрольных разрядов устройства. Для рассматриваемого случая нэ входах 18, 19> и 20 блока 2i группы формируется результат маскирования в виде совокупности значений 0000, 0 аса7ар и 0 соответственно, на выходах 182, 19 и 202 блока 22 — 0000, 0 а 4а1ьаи и 0 соответственно, и так далее, на выходах 18>, 1658155

19в и 20в блока 2в — результат маскирования в виде совокупности значений 0000, О аб2абзаб4 и О, Далее на блоках 3z-Зв элементов ИЛИ группы и элементах ИСКЛЮЧАЮЩЕЕ ИЛИ

41-4в первой группы формируются четности выдвигаемых в каждом байте разрядов. Так, на выходе 22 элемента 4> группы формируется четности Р1 выд = 0®ОЮОЮО О+aбO а ав®0, на выходе 222 элемента 42-Р выд=

0 090®ОЫОЭа 49а1бЫаыЮO, и так далее, на выходе 22в элемента 4в-Рв выд= 0 0 в 06

О 09аб2Я абзсз аб4& О.

Коммутатор 8 формирует четность разрядов, вдвигаемых в старший байт (при выполнении логического сдвига вправо четность вдвигаемых разрядов равна нулю), подключая вход 28 уровня логического нуля устройства к выходу 25 под управлением сигналов с входа 13 типа сдвига устройства.

Поскольку выполняется сдвиг вправо, то на управляющие входы коммутаторов 61—

6в группы поступает уровень логической единицы, под действием которого на выходы 232 — 23в коммутаторов 62 — 6в группы поступают значения четностей выдвигаемых разрядов с выходов 22> — 22у соответственно (на выход 23i коммутатора 61 группы поступает значение четности вдвигаемых в старший байт разрядов с выхода 25 коммутатора

8).

Таким образом, на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 51-5в группы поступают три составляющие: контрольные разряды 121 — 12в соответствующих байтов с входа 12 контрольных разрядов устройства: четности выдвигаемых из данных байтов разрядов с выходов 22 -22в элементов 4>—

4в группы соответственно; четности выдвигаемых разрядов из соседних левых байтов с выходов 231 — 23в коммутаторов 61-бв группы соответственно, которые являются четностями вдвигаемых в соответствующие байты разрядов, На выходах 24> — 24в элементов 5i — 5в группы формируются предсказанные значения контрольных разрядов байтов при выполнении сдвига под управлением младших разрядов кода сдвига, Так, на выходе 24> элемента 51 группы формируется контрольный разряд K> = K>9P< выдЖО, на выходе 242 элемента 52 — K1"= К2З Р выдЮР1 выд и так далее, на выходе 24в элемента 5в— контрольный разряд Кв"= КвР Рв выд Рт выд, B блоке 7 сдвига контрольных разрядов под действием управляющих сигналов, поступающих с входа 13 типа сдвига устройства, уровня логической единицы, поступающей с входа 14 направления сдвига устройства, а также под управлением старших разрядов 15 входа 15 кода сдвига устройства (в рассма1риваемом примере значение трех старших разрядов равно 010) выполняется сдвиг контрольных разрядов, 5,сформированных на выходах 24 -248 и поступивших на соответствующие информационные входы блока 7 в соответствии с его работой (табл. 3), На выходах блока 7 в рассматриваемом примере формируются сле10

55 дующие контрольные разряды: 0,0, К1, К2"

Кз", К4", Кб", Кб". Эти контрольные разряды, поступающие на выход 16 контрольных разрядов устройства, являются предсказанными четностями результата сдвигателя.

Несовпадение хотя бы для одного байта результата сдвигателя значений его фактической и предсказанной четностей указывает на наличие либо ошибки во входной информации сдвигателя, либо неисправности в его аппаратуре, Сдвиг вправо арифметический, В этом режиме устройство работает аналогично предыдущему. Отличие состоит только в том, что коммутатор 8, формируя четность вдоигаемых в старший байт разрядов, подключает выход 27 элемента И 10 под управлением сигналов с входа 13 типа сдвига устройства к выходу 25 коммутатора. При этом на выходе 27 элемента И 10 формируется признак П, учитывающий четность сдвигаемых единиц при сдвиге отрицательного числа (в рассматриваемом примере признак П=-а1, поскольку выполняется сдвиг вправо и уровень логической единицы поступает на первый вход элемента И 10, а младший разряд 15з входа 15 кода сдвига устройства, подключенный к второму входу элемента И 10 установлен в единицу).

В соответствии с указанным на выходе

24 элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ группы формируется контрольный разряд К1 =

= K<9P выд®П.

Сдвиг вправо циклический. В этом режиме устройство работает аналогично описанному режиму, Отличие состоит в том, что коммутатор 8, формируя четность вдвигаемых в старший байт разрядности, подключает выход 22 элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ 4в группы под управлением сигналов с входа 13 типа сдвига устройства к выходу 25 коммутатора 8, так как выдвигаемые из младшего байта разряды являются вдвигаемыми B старший байт разрядами при выполнении циклического сдвига вправо под управлением младших разрядов кода сдвига. В соответствии с указанным на выходе

241 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5i группы формируется контрольный разряд, Кроме этого, в блоке 7 сдвига контрольных разрядов под управлением сигналов, 1658155

10 поступающих с входа 13 типа сдвига устройства, уровня логической единицы, поступающего с входа 14 направления сдвига устройства, а также под управлением старших разрядов 15 входа 15 кода сдвига уст- 5 ройства (в рассматриваемом примере значение трех старших разрядов равно 010) выполняется сдвиг циклических контрольных разрядов, сформированных на выходах

241-248 и поступивших на соответствующие 10 информационные входы блока 7 в соответствии с его работой (табл. 3).

В рассматриваемом примере на выходах блока 7 формируются следуюшие контрольные разряды: К7", Кв, К1, К2", Кз", К ", 15

rl n

Кь, Ка . Эти контрольные разряды, являющиеся предсказанными четностями результата сдвигателя, поступают на выход 16 контрольных разрядов устройства.

Сдвиг влево логический. На управляю- 20 щий вход формирователя 1 кода маски поступает уровень логического нуля с входа 14 направления сдвига устройства, соответствующий выполнению сдвига влево, а на информационные входы формирователя 1 25 подается значение младших трех разрядов

15ã входа 15 кода сдвига устройства (в рассматриваемом примере 011). В соответствии с работой формирователя 1 (табл. 1) на его выходе 17 в э ом случае формируюся 30 код маски 1110 ОООО О, который далее пос гупает на первые входы блоков 2i -2э, л 1торые входы которых подаются значения соответствующих байтов 111-11в вхсднои информации с входа 11 устройегва, а на 3," третьи входы — ко трольные разр .цы 2112ц соотве1ствующих байтов е входа 12 кон— трольных разрядов устройства. Для рассматриваемого случая ча в., ходах 181.

19 и 201 блока 21 формируется резуль.ат 40 маскирования в виде совокупности значений a>ayaq О, 0000 v, О и т,д., на выходак 18р, 19я и 20я — результат -маскирования в виде совокупности значений а а за; —,о О, 0000 и О.

Далее на блоках 3i — Зл элементов ИЛИ 45 группы и эгементах ИСКЛЮЧАЮЩЕЕ ИЛИ

41 — 4Q первой группы формируются четности выдвигаемых в каждом байте разрядов.

Так, на выходе 221 элемента 41 группы формируется четнссть Р выд= а1Р аз,й аз 50

08 03 ОРОЗОРО, на выход . 32; элел1ент; 42 ныд=аа -- .", o i а;;ГО:- О;: О:. 0;. ОЯ 0, v. -..ä;,..

íа выходе 22g элемента 4;, формируется четность Рявыд а57 Я а » я) а i 7 ОГО Oii 0

OCI 0 55

Коммутатор 9 формирует e rroc ir, разрядов, одвигаамых в младший barr (при выполнении логического и арифметического сдвигов влево четность вдвигаемых разрядог равна нулю), ° одключая шину 28 устройства к выходу 26 под управлением сигналов с входа 13 типа сдвига устройства.

Поскольку выполняется сдвиг влево, то на управляющие входы коммутаторов 6i-6s группы поступает уровень логического нуля, под действием которого на выходы 23 — 237 коммутаторов 6i-67 группы поступают значения четностей выдвигаемых разрядов с выходов 222 — 228 соответственно, а на выход

238 коммутатора 68 группы поступает значение четности вдвигаемых в младший байт разрядов с выхода 26 коммутатора 9.

Таким образом, на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 51-58 группы поступают три составляющие: контрольные разряды 121-12в соответствующих байтов с входа 12 устройства, четности выдвигаемых из данных байтов разрядов с выходов 22122я соответственно и четности выдвигаемых разрядов соседних правых байтов с выходов 23> — 23a соответственно. На выходах

24> — 24я элементов 5>-58 группы формируются предсказанные значения контрольных разрядов байтов при выполнении сдвига под управлением младших разрядов кода сдвига. Так, на выходе 24> элемента 51 группы формируется контрольный разряд

К "=-К (Р Р выд яР2выд, на выходе 242 элемента 52-К " =K2 Я Ррвыд Ы Ррвыд и т.д., на выходе 24в элемента 5я — Кя"=Кв Р Рявыд®0.

В блоке 7 сдвига контрольных разрядов псд действием сигналов, поступающих с входа 13 типа сдвига устройства. уровня логического нуля, поступающего с входа 14 направления сдвига устройства, а также под управлением старших разрядов 15 входа

15 кода сдвига устройства (в рассматриваемом примере значение старших разрядов равно 010) выполняется сдвиг влево логических контрольных разрядов, сформированных на выходах 241--248 и поступивших на соответствующие информационные входы блока 7, в соответствии с его работой (табл. 3). В рассматриваемом примере на выходах блока 7 форл1ируются следующие контрольные разряды; Кзз, К ", К ", К ", К7", л

К8, О, О. Эти контрольные разряды, являющиеся предсказанными четностями результата сдвигателя, поступают на выход 16 контрольных разрядов устройства.

Сдвиг влево арифметический. В этом режиме устройство работает точно также, как и в предыдущем режиме. и для тех же данных формируются те же значения предсказанных четностей результата сдвигателя.

Сдвиг влево циклический, В этом режиме устройство работает аналогично описаннол1у режиму "сдвиг влево логический", 1658155

Отличие состоит в том, что коммутатор 9, формируя четность вдвигаемых в младший байт разрядов, подключает выход 22 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 41 группы под управлением сигналов с входа 13 типа сдвига устройства к выходу 26 коммутатора 9, так как выдвигаемые из старшего байта разряды являются вдвигаемыми в младший байт разрядами при выполнении сдвига влево циклического под уравлением младших разрядов кода сдвига. B соответствии с указанным на выходе 24в элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 58 группы формируется контрольный разряд Кв"=Кяб Рввыд 9 Р1выд, Кроме этого, в блоке 7 сдвига контрольных разрядов под управлением сигналов, поступающих с входа 13 типа сдвига устпоиства, уровня логического нуля, поступающего с входа 14 управления сдвига устройства, а также подуправлением старших разрядов

15 входа 15 кода сдвига устройства (в рассматриваемом примере значение трех старших разрядов равно 010) выполняется сдвиг циклический влево контрольных разрядов, сформированных на выходах 241 — 24л и поступивших на соответствующие информационные входы блока 7 в соответствии с его работой (табл, 3). В рассматриваемом примере на выходах блока 7 формируются следующие контрольные разряды: Кз", Ка", Кь", K6", Кт", Кв, K>", Кг, Эти контрольныс разряды, являющиеся предсказанными четностями результата сдвигателя, поступают на выход 16 контрольных разрядов устройства, В устройстве организован автономный (независимый) контроль по четности (или нечетности), не требующий введения дополнительных связей со сдвигателем и не ограничивающий варианты его реализации, при этом обеспечивается возможность предсказания четностидля каждой группы разрядов результата сдвигателя, сопровождаемой своим контрольным разрядом, Формула изобретения

Устройство для предсказания четности результата сдвигателя, содержащее формирователь кода маски, группу блоков элементов,И, две группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, группу коммутаторов, блок сдвига контрольных разрядов, два;:оммутатора и элемент И, причем первый, второй и третий входы элемента И соединены с входом задания направления сдвига устройства, младшим разрядом входа задания кода сдвига устройства и старшим разрядом информационного входа устройства, выход формирователя кода маски соединен с первыми входами блоков элементов И группы, вход задания направления сдвига устройст5

55 ва подключен к управляющему входу формирователя кода маски, управляющим входам коммутаторов группы и входу задания направления сдвига блока сдвига контрольных разрядов, вход задания типа сдвига которого подключен к управляющим входам первого и второго коммутаторов и является входом задания типа сдвига устройства, информационный вход формирователя кода маски подключен к младшим разрядам входа задания кода сдвига устройства, вход задания величины сдвига блока сдвига контрольных разрядов подключен к старшим разрядам входа задания кода сдвига устройства, вторые входы блоков элементов И группы подключены к соответствующим группам разрядов информационного входа устройства, выход I-го элемента ИСКЛ >ОЧА10ЩЕ Е ИЛИ первой группы соединен с первым входом I-ro элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы. второй и третий BxoAbI которого соединены с выходом i-го коммутатора группы и i-м разрядом входа контрольных разрядов устройства соответственно (1 < i < m, где m — число элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы), выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы соединены с соответствующими информационными входами блока сдвига контрольных разрядов, выходы которого подключены к соответствующим разрядам выхода контрольных разрядов устройства, выход первого коммутатора соединен с первым информационным входом первого коммутатора группы, выход J-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы соединен с первым информационным входом (J+ 1)-го коммутатора группы (1

ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы соединен с вторым информационным входом (k-1)-го коммутатора группы (2 < k < m), выход второго коммутатора соединен с вторым информационным входом последнего коммутатора группы, выходы первого и последнего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы соединены с первыми информационными входами соответственно второго и первого коммутаторов, выход элемента И соединен с вторым информационным входом первого коммутатора, третий вход первого коммутатора и второй вход второго коммутатора подключены к шине нулевого потенциала устройства, о т л и ч аю щ е е с я тем, что, с целью сокращения аппаратурных затратустройства, оно содержит группу блоков элементов ИЛИ, причем первый и второй выходы каждого блока элементов И группы соединены соответст1658155 рого соединен с третьим выходом соответствующего блока элементов И группы, третий вход 1-го блока элементов И группы подключен к I-му разряду группы контроль5 ных входов устройства, Таблица 1

Выход ыормирователя 1

Информационные входы формирователя 1 (мпад- 17( шие равряды

15 входа 15) Управляюк!ий вход формирователя 1 (вход 14 направления сдвига устройства

17Д 175 17Ч 75 17 17 1771 17g

О О

О О

О О

О О

l 1

l 1

О 1

О О

О О

О О

О 1

1 1

0 О 0

0 О О

О О О

1 О О

О О 1

О О О

0 О О

О О О

О О О

О О О

0 О О

О О О

ООО

001

010 п11

1ОО

101

110

0О0

ОО!

010

011

1 1 0 О О

100 о о

О О О

0 О О о о

О О

О О

101

Таблица 2

Входы 17 формирователя 1

Информационные входы формирователя 1 (младшие равряды 15 кола сдвига устройства) 17! 17 17 17р 17т 176 177 1727 !А

О О

О О

О О

О R

R R

К R

R R

О R

О О

000

001

001

010

011

100

101

110

И р и м е ч а и и е. К, К вЂ” прямой it инверсный уровни логического сигнала> уптаноаяенного на управляющем входе формирователя 1 (на пкоде !4 направления сдвига устройства). венно с первым и вторым входами соответствующего блока элементов ИЛИ группы. выход которого соединен с первым входом соответствующего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, второй вход котоО О

О О

О О

О О

О R

R R

О О

О О

0 О

О О

О О

R О

R О

R О

К 1

R 1

R 1

1658155

Табл и ца 3

Выходы 16 блока 7

Направление сдвига (вход 14) Старшие

Тип сдвига (вход 13) разряды кода сдвига (старшие pesряды 15 входа 15) 161 162 16< 1бу 1 6 с 166 167 168

Циклический О (влево) Иl И2 ИЗ И4 И5 Иб И7 И8

И2 ИЭ И4 И5 Иб И7 И8 И!

ИЭ И4 И5 Иб И7 И8 Иl И2

И4 И5 Иб И7 И8 Иl И2 ИЗ

ООО

0 (влево) 010

011

100

И5 Иб И7 И8

Иб И7 И8 И!

И! И2 ИЗ И4

И2 ИЗ И4 Н5

101

И7 И8 И! И2 ИЭ И4 И5 Иб

И8 И! И2 ИЗ И4 И5 Иб И7

И! И2 ИЗ И4 И5 Иб И7 HS

И2 ИЗ И4 И5 Иб И7 И8 Р

ИЗ И4 И5 ИЬ Hl И8 Р Р

И4 И5 Иб И7 И8 P P P

И5 Иб К7 И8 P P P P

110

Логический О (влево) и арифметический

000

001

010

011

100

Иб И7 И8 P

И7 И8 P P

И8 P P P

101

P P P Р

P P P P

P P Р P

110

Циклический 1 (вправо) И! И2 ИЗ И4 И5 Иб И7 HS

И8 Иl И2 ИЭ И4 И5 Иб И7

Н7 И8 И! И2 ИЗ И4 И5 Иб

Иб И7 И8 Иl И2 ИЗ И4 И5

И5 Иб И7 И8 И! И2 ИЗ И4

И4 И5 Иб И7 И8 Иl И2 ИЗ

ИЭ И4 И5 Иб И7 И8 Иl И2

И2 ИЭ И4 И5 Иб И7 И8 И!

И! И2 ИЗ И4 И5 Иб И7 И8

000

001

010

011

100

101

110

Логический и 1 (вправо) арифметический

000

001

И! И2 ИЭ И4 И5 Иб И7

010

Иl И2 ИЗ И4 И5 Иб

P И! И2 ИЭ И4 И5

011

100

И! И2 ИЭ И4

P И! И2 ИЗ

P P И! И2

P P P И!

P P

P P

Р P

P P

101

110

П р и м е ч а н и е. Hq — информация на i-м информационном входе блока 7j Р-О при формировании контрольных разрядов по четности; P 1 прн формироь нии контрольных разрядов по нечеткости .

1658155

Составитель В,Гречнев

Техред М.Моргентал Корректор М,Демчик

Редактор Н.Яцола

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 1713 Тираж 420 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб,, 4/5