Устройство сопряжения разноскоростных асинхронных цифровых сигналов

 

Изобретение относится к электросвязи и может использоваться в устройствах коммутации цифровых сигналов. Цель изобретения - расширение диапазона скоростей цифровых сигналов. Для достижения указанной цели в устройство введены второй мультиплексор 5, первый и второй преобразователи 6 и 7 сигналов и преобразователь 8 кода. Приводятся примеры выполнения всех узлов устройства для случая сопряжения цифровых сигналов со скоростями до 64 кбит/с включительно в групповой сигнал, соответствующий сигналу серийно выпускаемой аппаратуры. 10 ил.

сОН33 СОВГтских

ВОциАлистин -cêèõ

ВГ Г ПУВПИК тч)5 Н 04 J 3/16

I От УДЛГ СТВЕННЫИ КОМИ ГГТ пО иэОВРетениям и ОГкРытиям

l1PVI ГKIIT CCCP

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

М(21) 4436845/09 (22j 08.06.88 (4Г) 30.07.91. Вюл. И" 28 (i?) K1 К Яковлев и В.Н.Курочкин

i53) 681.324.62 (088.8)

<561 Чуркин В.П. Асинхронные циФоов ле системы коммутации. М.: Радио и связь, 1985, с. 28 29. (541 УС ГРОЙСТВО СОПРЯЖЕНИЯ РАЗНОСКОРОСТНЬ!Х АСИНХРОННЫХ ЦИЦЕРО

"I,li СИГНАЛОВ (5/) Изобрс ение о|носится Y злектросв 3и и может ис 1ользова ься B устрг.ист.ах ком

„, 5U„„1667266 А1 мутации цифровых сигналов. Цель изобретения — расширение диапазона скоростей цифровых сигналов. Для достижения указанной цели в устройство введены второй мультиплексор 5, первый и второй преобразователи 6 и 7 сигналов и преобразователь

8 кода. Приводятся примеры выполнения всех узлов устройства для случая сопряжения цифровых сигналов со скоростями до 64 кбит/с включительно в групповой сигнал, соответствуюгции си налу серийно выпускаемой аппаратуры 10 ил.

1667266

35

45

Изобретение относится к электросвязи и может использоваться в устройствах коммутации цифровых сигналов.

Цель изобретения — расширение ди;>пэзона скоростей цифровых сигналов.

На фиг, 1 приведена структурная электрическая схема устройства сопряжения разноскоростных асинхронных цифровых сигналов; на фиг. 2-8 — примеры выполнения соответственно блока привязки, второго и первого мультиплексоров, дешифратора, блока синхронизации, преобразователя сигналов и преобразователя кода; на фиг. 9-10 — временные диаграммы, поясняющие принцип функционирования устройства.

Устройство сопряжения разноскоростных асинхронных цифровых сигналов содержит блоки 1 привязки, дешифратор 2, первый мультиплексор 3 и блок 4 синхронизации, а также второй мультиплексор 5. первый и второй преобразователи 6 и 7 оигналов и преобразователь 8 кода.

Блок привязки (фиг. 2) включает три 0триггера 9 — 11, Второй и первый мультиплексоры (фиг. 3 и 4) включают мультиплексоры 12 и 13 и элемент И 14, Дешифратор (фиг. 5) включает дешифратор

15 и элементы И 16.

Блок синхронизации (фиг, 6) включает четыре D-триггера 17-20, два счетчика 21 и

22, пять элементов И 23-27, дифференцирующую цепь 28 и мультиплексоры 29 и 30.

Преобразователь сигналов (фиг. 7) включает мультиплексоры 31, элемент ИЛИ

32, оперативный запоминающий блок 33, регистр 34 и ключи 35, Преобразователь кода (фиг. 8) включает первый регистр 36, элемент И 37, мультиплексоры 38 и второй регистр 39.

Устройство сопряжения разноскоростных цифровых сигналов работает следующим образом.

Цифровые сигналы по линиям связи поступают из линейного оборудования (ЛО) на блоки 1 привязки. Каждой входящей линии соответствует свой блок 1 привязки. Между

ЛО и блоком привязки осуществляется сонаправленный стык. Фиксация информации в блоке 1 привязки (фиг, 2) производится на частоте передаваемого цифрового сигнала, привязанного к частоте fz s центре принимаемых посылок с помощью 0-триггера 10.

Привязка тактового сигнала Foci к частоте fa

- осуществляется с помощью 0-триггеров 9 и

10, Выходной сигнал 0-триггера 11 является сигналом требований yl - 1, Информационные сигналы из блоков 1 привязки поступают нв второй мультиплексор 5, а сигналььтребований y — на первый мультиплексор 3. Второй мультиплексор

12 (фиг, 3) управляется адресными сигналами Аз, формируемыми в блоке 4 синхронизации, и осуществляет побитое временное уплотнение поступающих цифровых сигналов.

Сигналы требований объединяются (фиг. 4) мультиплексором 13. ОГгъединенные сигналы стробируются частотой fg в элементе И 14. Сигнал "Запрет". вырабатываемый блоком 4 синхронизации, блокирует сигналы требований у на время согласования цикла записи с циклом чтения, и его длительность может достигать нескольких периодов частоты fz.

Для обеспечения однократного приема информационных сигналов из входных линий дешифратор 2 по сигналам Аз вырабатывает сигналы Съ..С„, подаваемые в соответствующие блоки 1 привязки для их обнуления. Дешифратор 2 (фиг. 5) включает дешифратор 15, к выходам которого подключены элементы И 16. На другие входы элементов И 16 поступает мультиплексированный сигнал требований, В первом и втором преобразователях 6 и 7 сигналов осуществляется преобразование мультиплексированных информационных сигналов и сигналов требований в параллельную форму. Эти сигналы в преобразователе 8 кода преобразуются далее в принятый для данной системы формит (кадр).

В случае сопряжения низкоскоростных сигналов со скоростью до 64 кбит/с включительно в формит, соответствующий формиту серийно выпускаемой аппаратуры ИКМ-30, схема преобразователя (6 или 7) сигналов может быть выполнена в соответствии с фиг.

7. На мультиплексор 31-1 поступают частота f и тактовая последовательность t4 из блока 4 синхронизации, а на мультиплексоры 31-3 и 31-2 — мультиплексированные информационный сигнал и сигнал требований. На мультиплексор 31--13 поступают адресные сигналы записи и чтения Аз и А„ также иэ блока 4 синхронизации. На управляющие входы всех мультиплексоров

31 и вход элемента НЕ 32 поступает тактовая последовательность переключений fn

Код согласования скоростей (КСС) вырабатывается непосредственно в преобразователях сигналов. Преобразователи 6 и 7 сигналов работают в противофазе, для чего в одном блоке устанавливается перемычка 1-3, а во втором — 2 — 3. Частота переключений f> для упомянутого выше случая составляет 4 кГц, скважность импульсов — 2, 1667266 заносится в регистр 31 Но время такта tz сдвинутое на один разряд слово вновь записывается в I ячейку ОЗБ 33 при наличии сигнала требований, :. используемого в дан5 ном случае в качестве так1ового сигнала тз.

В первый разряд ОЗБ 33 записывается информационный бит.

Цикл чтения разделен на временные каналы (ВК), как в кадре ИКМ-30. За один

10 ВК производится одно считывание во время такта t4 по пдресу А,, а в такте ts— запись кода согласования скоростей (КСС) по тому же адресу А,. Этим ячейка ОЗБ 33 подготавливается для записи в нее инфор15 мации в следующем цикле записи, Каждому i-му входному каналу соответствует 1-й канал в групповом сигнале выбранного формата. В случае, если скорость входящих сигналов меньше 64 кбит/с, то макси20 мальное число входных каналов составляет 32. Для передачи сигнала со скоростью 64 кбит/с используются два соседних канала в груnnopoM сигнале, число входных каналов при этом

25 уменьшается на один. Возможно произвольное сочетание скоростей входных сигналов с учетом приведенного выше замечания. В таблице приводятся качес1вг нные показатели исполь зования

30 Yi i M к а н а л о в ц и ф р о в ы м и сигналами различных скОростей

Число разрядов, и -.пользуF" <- ы < в

",КМ ка .эле вэ. 1и И,".М

Скорость ифрового сигнала г а I I а / I n в мин

625 макс.

0 875

0 62 )

0,375 3,625 ном.

4 мин макс

Н О;.1

3

7 (о

1 р о

48

0

0 5

0,25

16

j 9

On ративный запом.«1ающий блок 33 имеет органиэацию 32 70, r„ "2 -ooreeTствуе1 числу каналов Из десч1И разрядов девять отводится для записи информации в циклах опроса То — Гв, а десятый разряд— для кода согласования скорссти.

В режиме чтения посл, I.« 1тывания информации в групповой сигнал в ячейку записывается код согласования скорости (КСС)

"7000000000".

Выравнивание скорог ги входного цифрового сигнала Осуществляется путем измене ия длины VCC, Так число бит в КСС для входного сигнала со скоростью 16 кбит/с колеблетгя от 9 до 7, для сигнал 32 кбит/с— оТ 5 до,, для сигналов 48 и 64 кбит/с КСС колеблется от 3 до 5 и От 1 до 3 соответственноо.

После записи ин, ормационных сигналов слова в 036 33 I«.II. ю; вид

FpIIp Гц г11, Г-„— 8 кГ„.

В режиме записи информации в оперативный запоминающий блок (ОЗБ) 33 через мультиплексор 31 — 1 поступает частота fz, а через мультиплексоры 31-2 и 31--3 мультиплексированные сигналы требований и цифровые сигналы регистра 34 (1р — 9р), проключаются в ОЗБ 33 через мультиплексоры 31-4 — 31-12, а через мультиплексор 31 — 13 подключаются адресные сигналы записи Аз. При этом ключи

35-1 — 35-10 установлены в высокоимпе дансное состояние.

В режиме чтения из ОЗБ 33 к соответствую.цим II+oäýM подключаются тактовые последовательности t4 и t5 КСС и адресные сигналы чтения — Ач. Ключи 35-1 — 35-10 разблокируются, В ОЗБ 33 для каждой входящей линии устройства отводится десятиразрядная запоминающая ячейка. Максимально возможное число накапливаемых информационных бит в отдельной ячейке памяти за один цикл записи равно девяти. Для произвольно взятого i-го канала с адресом Аз из первого и второго мультиплексоров 3 и 5 выдается сигнал требований и информационный сигнал, При этом временной канал при записи разделяется на такты tl u tz. Во время такта с1 по i адресу Аз из i ячейки ОЗБ 33 считывает-.Я информ,1щия, и ПО заднсмy фрон гу в ближайшем такте частоты fg эта информация

При 1ередаче сигнала со скорость:-. 64 кбит/с в первом ИКМ кан I lr:,I е;,едаг сч 3.4 или 5 бит, а во втором — все да 4 бита. Для достоверной фиксации информации частота опроса входящих линии должна or,ðåäåляться иэ выражения где F,, - частота циклов в r pynnor.ом сигнале;

nr - число периодов опроса, и- 9 с учетом таблицы.

Минимальное зна ение Forlp равно 72 кГц. При этом частота записи

fg .= (п1.n < k) F„, где п — число входов устройства. np» k 4. п — 32 fq =- 2336 кГц, 1

Коэффи,иг «I. исполь: О

1667266

8р 9р 10р

0 0 0

0 Я 0 первого (Ui) второго (02) девятого (Ug) U2 Ui 1

Зр

Оз

04

05 бр

U2

4р

U2

Оз

5р

U1

02

2р

04

U5

1р

016

9р

0

7р

U1

8р

0

10р

0

Зр

Оз

U4

2р

04

4р

Ог

Оз

Vp

01

U2

Оз бр

02

1р

U5

06

7р

U1

8р

0

7р Яр

0 0

0 0

0 0

0 0

0 0

0 0

5р

0 бр

0

0

2Р Зр 4р

02 U1 1

U6 05 01

Оз U2 Ui

07 06 05

1р

Оз

U7

04

I канал (1+ 1)-й канал

1 канал (I+ 1) канал канал (i+ 1) канал

1

U1

1р 2р Зр 4р 5р бр 7р

Ui 1 0 0 0 0 0

U2 U1 1 0 0 0 0

Ug Ов 07 06 05 04 U;>

Значение кодов скорости А записывается в блок 4 синхронизации по месту установки устройства на станции с помощью мультиплексоров 29 и 30(фиг. 6). К примеру, если к I-му входу подключается сигнал со 5 скоростью 48 кбит/с, то это соответствует коду "00", если же на 1-м входе действует сигнал со скоростью 64 кбит/с, то это соответствует коду "01" в 1-м канале и "10" в (I + 1)-м канале, 10

Согласование форматов сигналов при считывании производится путем исключения 9 и 10-го разрядов, так как максимальное число бит информации для 15 сигналов со скоростью до 48 кбит/с равно 7 и они занимают положение с 2 по 7-й разряд, а 8-й разряд может быть занят 1" КСС.

В выделенном канапе слово по коду "00"

Информационное слово из блока

33 для сигнала со скоростью 65 кбит/с имеет 7, 8 или 9 бит, а в групповом

U5 04 Оз 02

Ug 08 07 06

Считывание слов из преобразователей

6 и 7 сигналов по i-му адресу А, происходит во время такта t4, а во время такта t5 в I-ю ячейку записывается КСС.

В преобразователе 8 кода слово в регистр 39 записывается по переднему фронту такта t5, совпадающему с задним фронтом такта t5 и с передним фронтом частоты fo.

Запись в регистр 36 происходит по переднему фронту последовательности t5, проходя1 щей через элемент И 37.

При обработке сигнала со скоростью

64 кбит/с по коду "01" часть слов с 1 по 4-й разряд записывается в регистр 36, э другая часть с 5 по 10-й разряд сразу записывается в регистр 39 преобразователя 8 кода (фиг. 8) через соответствующие мультиплексоры 38.

Далее 5-й разряд слова продвигается нэ 1-й разряд выделенного канала (В К) в групповом тракте и т.д., 10-й разряд слова — нэ 6-й разряд ВК, а на 7 и 8-й разряды ВК проключаются "нули". В (I + 1)-м ВК по коду "10" проключается слово с регистра 36, причем

1-й разряд слова проключает 1-й разряд ВК и т.д., на 5-й разряд В К проключается "1", а на разряды б, 7 и 8 — "нули". Таким образом соблюдается правильный порядок выдачи информации. Так, при скорости входного сигнала

48 кбит/с промежуточное слово может иметь один иэ представленных ниже видов преобразуется в 8-разрядное. сигнале в двух соседних каналах информация располагается по одному из трех вариантов:

Блок 6 синхронизации (фиг. 6) формиру ет набор необходимых импульсных последовательностей, управляющих процессами обработки поступаюгцей информации. Г!о скольку скорость группового сигнала на выходе ус1ройства должна составлять

2048 кбис/с, то на вход девятираэрядного счетчика 2 1 поступает тактовая чэ=тста

2048 кГц от отдельного задающего генератора (не показанного на фиг. 6). С помощю элементов И 26 и 27 формируются тэк-оеые .последовательности t4 и t5

18672бб

Тактовые последовательности, обеспечивающие первичную обработку поступающих с входов устройства сигналов, формируются с помощью другого девятиразрядного счетчика 22. При этом элемент

И 25 обеспечивает формирование-сигнала

"Запрет". Синхронная тактовая последовательность fx > fo также поступает из отдельного задающего генератора. Частота записи fz > 233б кГц поступает на тактовый вход счетчика 22 через элемент И

24. Синфазная работа счетчиков 21 и 22 поддерживается с помощью триггеров 17 и 18, управляемых соответствующей тактовой последовательностью со счетчика

21. Элемент И 23 один раз за цикл деления счетчика 22 вырабатывает узкий импульс, опрокидывающий триггеры 17 и

19. Единичный сигнал с триггера 19 переписывается на частоте fzn в триггер 20.

Появление единичного сигнала в триггере 20 фиксируется дифференцирующей цепью 28, узкий выходной импульс которой производит установку в исходное состояние триггеров 19 и 20 и счет <ика 22.

Диаграммы 9а-9г иллюстрируют входные цифровые сигналы, подключаемые к входам устройства, диаграммы 9;, 9. структуру формируемого уг:тройством груп пового сигнала, а диаграммы ",з Эк — ат дельные тактовые последсвательнп т,; испольэуемы при записи поступающеи информации.

Диаграммы, изображенные нз фи.

10, иллюстрируют процесс обработки ин формации, поступающей на вход угтроиства.

Формула иэобретени я

Устройство сопряжения разноскоростных асинхронных цифровых сигналов, содержащее блоки привязки, дешифратор, 5 первый мультиплексор и блок синхронизации, вход которого является тактовым входом устройства, информационными входами которого являются первые входы блоков привязки, вторые входы и первые

10 выходы которых соединены соответственно с первым выходом блока синхронизации и первыми входами первого мультиплексора, о т л и ч а ю щ е е с я тем, что, с целью расширения диапазона скоростей цифро15 вых сигналов, введены второй мультиплексор, первый и второй преобразователи сигналов и преобраэов:.ль кода, первые входы которого соединены с выходами первого и второго преобразователей сигналов, пер20 вые, вторые, третьи. четвертые и пятые входы которых соединены соответственно с выходом второго мультиплексора, выходы первого мультиплексора, первым, вторыми и третьими выходами блока синхронизации, четвертый и пятый выходы которого подключены к соответствующим вторым входам преобразователя кода и второму входу первого мультиплексора, третьи входы которого соединены с вторыми выходами блока синхронизации, с

3р первыми входами втрого ó-ь;иплек, ора и с первыми входами Лешифр.-торг вь:х:ды которого соединены с соот-.етствующими третьим.1 входа и блокоь привязки, вт,;пые вы, . ды которых подключены к вторым в о г, дам BTpofo мультип1ексора при 3 1 второй вход дешифратора сп .д,Hpí - выходом первого мультиплексора четвертый вход которого подключен к первому выходу блока синхронизации, а выход преобразователя кода является выходом устройства. уф.3 изб

Fppc из &.2с; из бл. Ф, Р

1667266

Фиг. Z

Фиг. Ф

Инр(аи.5 д Рблз

1667266

1667266

1667266

8 84 кйил/с

8 32 кбит/в

8-48 xaum/с

В 18 «Ьи/с mi 33227171

Feel J

up &.4 f> -tt fz

Тф ир р TfD2fñ

Tmи Инфо и и.Ф Ау Д (ар &.5 ар &.Z ир дхЮ

035 блпкод б и 7

Составитель В.Зенкин

Техред M,Mîðãåíòàë

Корректор H.Êîðoëü

Редактор A.Màêîâñêàÿ

Заказ 2534 Тираж 392 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКН Г CC(Р

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г, Ужгорг д. уп.Гагарина, 101