Приемное устройство для системы с линейным кодовым уплотнением каналов

 

Изобретение относится к электросвязи и может использоваться для уплотнения линий связи любого типа. Цель изобретения - повышение точности разделения сигналов и повышение помехозащищенности. Приемное устройство для системы с линейным кодовым уплотнением каналов содержит приемник 1, блок 2 сжатия и повторении сигнала, блок 6 компенсации помех селектор 7 каналов, N декодеров 9, N коммутаторов 8, блок 4 управления и синхроблок 3. Цель достигается введением блока 5 сравнения, в котором определяется необходимое число циклов компенсации взаимных помех. Устройство по п. 2 отличается выполнением блока 2 сжатия и повторения сигнала. Устройство по п. 3 отличается выполнением блока 4 управления. 2 з.п. ф-лы, 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„16725 7 А 1 (51)5 Н 04 1 13/00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4693681/09 ,(22) 16.05.89 (46) 23.08.91. Бюл. Р 31 .(72) A.Í.Êàçàêîâ и В,Н.Харченко (53) 621.395.44 (088.8) (56) Авторское свидетельство СССР

Р 1383512, кл. Н 04 J 13/00, 1986. помехозащищенности. Приемное устройство для системы с линейным кодовым уплотнением каналов содержит приемник 1, блок 2 сжатия и повторения сигнала, блок 6 компенсации помех, селектор 7 каналов, N декодеров 9, N коммутаторов 8, блок 4 управления и синхроблок 3. Цель достигается введением блока 5 сравнения, в котором определяется необходимое число циклов компенсации взаимных помех. Устройство по и.2 отличается выполнением блока 2 сжатия и повторения сигнала.

Устройство по п.3 отличается выполнением блока 4 управления. 2 з.п.ф-лы.

1 ил. (94) ПРИИШОЕ УСТРОЙСТВО ЛЛЯ СИСТЕИЫ

С ЛИНЕЙНЫИ КОДОВЬР1 УПЛОТНЕНИЕИ КАНАЛОВ (57) Изобретение относится к электросвязи и может использоваться для уплотнения линий связи любого типа.

Цель изобретения — повышение точности разделения сигналов и повышение

Блок 2 сжатия и повторения сигнала содержит аналого-цифровой преобразо- Ь ватель (ЛЦП) 2<, буферный накопитель ф

2, блок 2 повторения сигнала, циф- и ) роаналоговый преобразователь 2 . (Блок управления 4 содержит первый

4 1 и второй 4д счетчики, элемент

И 4, триггер 4, элемент ИЛИ 4, инвер "op 4, блок 4> умножения частот, Устройство работает следующим образом.

В ЛЦП 21 производится аналого- 3 цифровое преобразование входного сигнала U „ (t:) с частотой следования

ГР его элементов f . Цифровые отсчеты. элементов сигнала Бг (с) запоминаются в первой ячейке памяти буферного накопителя 2 . После записи всей реа

Изобретение относится к электросвязи и может использоваться для уплотнения линий связи любого типа.

Цель изобретения — повышение точности разделения сигналов и повышение помехоэащищенности, На чертеже изображена структурная электрическая схема приемного устройства для системы с линейным кодовым уплотнением каналов, Приемное устройство для системы с линейным кодовым уплотнением каналов содержит приемник 1, блок 2 сжатия и повторения сигнала, синхроблок 3 блок управления 4, блок 5 сравнения, блок 6 компенсации помех, селектор 7 каналов, N коммутаторов 8, N декодеров 9.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

1672577 лизации группового сигнала длительностью Т она по сигналу с синхроблока 3 переписывается во вторую ячейку памяти буферного накопителя 2 . В этот момент производится сдвиг всей информации в сторону старших номеров ячеек памяти буферного накопителя 2 .

После окончания обработки очередной реализации сигнала 15г (t) н бло- 10

P ке 6 и селекторе 7 каналов из буферного накопителя по сигналу U g с блока управления 4 переписывается последующая за ней реализация в блок

2 повторения сигнала, откуда она вы- 15 дается в цифровом виде поэлементно со скоростью, в К раз большей частоты f входного сигнала

U

Byto форму н ЦАП 2 и подается на .0 вход блока 6. Далее производится оценочно-корреляционно-компенсационная обработка полученных повторов группового сигнала. На первом этапе производится нзаимокорреляционная сверка первого повтора с имеющимися копиями опорных адресов приема Х (t) н селек1 торе 7 каналов, в результате которой на выходе селектора 7 каналов образу/\ ются оценки р((решениях о принимае- 30 .1 мых по всем каналам символов 0(, ).

Блок 6 компенсации помех на первом этапе работает "вхолостую", так как его вторые информационные входы с помощью коммутаторов 8 отключены от 35 выходов селектора 7 каналов. Они н этот момент соединены с входами декодеров 9 и выдают им решения о приеме предыдущей реализации группового сигнала. !!а. каждом последующем 40 этапе обработки повторов производитл ся сравнение решений ф 1,, и g < полученных соответственно при обработКе q-ro H (q-1)-го повторов группового сигнала в блоке сравнения 5. 45

Если решения хотя бы для одного канала приема не совпадают, то далее производятся на основе решений р, Формирование компенсирующих сигналов для каждого канала приема, их компен- 50 садня в (q-1)-м повторе сигнала

U (t) в блоке 6 и вэаимокорреляцион" ная обработка в селекторе 7 каналов.

Ч м больше число каналов, у которых Я ф„ тем большая часть суммарной взаимной помехи (СВП) будет скомл пенсиронана. При ц = 0(;, i=1>N произойдет полная компенсация взаимных помех (КВЛ). Этот факт можно обнарул л жить в случае,Ьсли О(- ° = g л, ф 1 7

=1,N. При этом выходйые значения сигналов при увеличении q будут оставаться постоянными, что говорит о безопасности дальнейшей компенсации нзаимных помех. Если в блоке сравнения 5 будет выполняться равенство л

О, = 0(.< 1, i = 1,N то он выдает сигнал в блок управления 4 на начало обработки следующей реализации сигнала U,р(), которая переписывается из буферного накопителя 22 н блок

2>. Таким образом, блок сравнения 5 определяет необходимое число циклов

КВП q.

Если q окажется больше, чем К, т.е.время компенсации fxozen =(q +

+1)Т 1о 1-= (q+1)T/Ê станет больше длительности входного сигнала U (t), то последующая реализация U (t) запоминается в буферном накопит ле 2 .

Ритм работы устройства задается блоком умножения частот 47. Так как обработка повторов Utp (t) должна производиться в К раз с большей сксростью, то в блоке 4 имеются два перемножителя частоты с коэффициентом умножения К: один для умножения тактовой частоты f> следования элементов сигнала Пгр(е), а другой — частоты f следования информационных символов. Данные частоты подаются на блок 2, блок 6 компенсации помех, селектор 7 каналов и блок сравнения

5.

Общее управление всем устройством производится с помощью блока управления 4. Его основными элементами являются первый 4 и второй 4 счетй чики. Второй счетчик 4 хранит адрес реализации группового сигнала, следующей за реализацией, хранящейся в блоке 2 повторы которой обрабатываются в данный момент времени. Этот адрес в виде двоичного кода U<> поступает на четвертый вход буферного накопителя 2 . Кроме того, второй счетчик 4 выдает управляющий сигнал о,1 н случае нулевого состояния счетчика, когда буферный накопитель

2, "пустой", нсе реализации сигна" ла V >(t) уже обработаны. Сигнал

U 01 пбступает в блок умножения час« тот 47, тем самым прекращая выдачу частот fY К и f ° К к блокам об. И работки повторов сигнала U P(г.). В случае заполнения всех ячеек памяти буферного накопителя 2 второй счет.

1672577 чнк 4 выдает сигнал Ut<> переполнения, который прекращает обработку очередного повтора обрабатываемой в этот момент времени реализации сиг5 нала и переключает устройство на об- . работку следующей реализации группового сигнала, тем самым освобождая последнюю ячейку памяти в буферном накопителе 2 . Состояние счетчика 10 меняется под воздействием двух счетных входов. На первый вход поступают импульсы с первого выхода синхро-блока 3 с частотой f> и они увеличивают состояние второго счетчика 4 на еди- 15 ницу. Эти же импульсы производят сдвиг .хранящихся реализаций сигнала в буферном накопителе 2 на одну ячейку по возрастанию их номеров. Уменьшается состояние второго счетчика 4

2 на единицу под воздействием сигнала с выхода элемента ИЛИ 4. при переходе устройства на обработку следующей реализации U g (t) .

1 25

Первый счетчик 4 1 осуществляет подсчет номеров повторов с обрабатываемой в данный момент времени очередной реализации сигнала Ut (t) и выдает следующие управляющие сйгналы. 30

При подсчете первого импульса, поступившего с второго выхода блока умножения частот 4 7 с частотой следования йя 1:, он выдает сигнал U л,,косч л торый обеспечивает параллельное считы35 ванне очередной реализации U „<(t) в блок повторения сигнала 29. Сйгнал

Б ч при переводе счетчика в состояние

II ll

2 выдает запрещающий сигн ал через инвертор 4 на элеме н т И 4, э а пре - 40 щая прохождение сигнала о результате сравнения решений после обработки первого повтора U (t ) . Это не по эволяе т преждевр емей но до начала первого этапа ИВП прекратить обработку ре45 ализации группового сигнала в случае1

1 если Й = ф . Этот же сигнал пере1 ° <,! ключает триггер 4 1 в нулевое состояние, тем самым обеспечивая прекращение выдачи решений о результатах обработки предыдущей реализации сигнала

Иг, (С) и подключения выходов селектора каналов к первым входам блока 5 и к вторым входам блока 6 компенсации помех. Это обеспечивает переключение

55 устройства в режим компенсационной обРаботки. Сигнал UCI6 I e II lI1lH установлении первого счетчика 4 в состояние, соответствующее максимально дотпл1ому числу этап

ДоП ции .

Таким образом, прекращение обработки очередной реализации сигнала U rp(t) и переход к обработке последующей происходит в устройстве при выполнении одного из трех условий: сравнения решений р(,, и y °, i=1,М, пере У полнения буферного накопителя 2 и ри q = 0 >. При выполнении хотя бы одного из данных условий элемент

ИЛИ 4 выдает логическую единицу, которая переключает триггер в единичное состояние, обнуляет первый счетчик 4 и вычитает единицу во втором счетчике 4 . Триггер 4 < в состоянии "1" с помощью коммутаторов 8 подключает входы декодеров 9 к выходам селектора 7 каналов.

Формула и э о б р е т е н и я

1. Приемное устройство для системы с линейным кодовым уплотнением каналов, содержащее последовательно соединенные приемник, блок сжатия и повторения сигнала, блок компенсации помех и селектор каналов, N выходов каждого из которых соединены с первыми входами N коммутаторов, первый выход которых соединен с первым входом соответствующего декодера, вторые входы которых объединены, второй выход каждого из М коммутаторов соединен с одним из N вторых входов блока компенсации помех, третий вход которого соединен с вторым входом селектора каналов и с первым выходом блока управления, второй выход которого соединен с объединенными вторыми входами И коммутаторов, а также синхроблок, вход которого соединен с выходом приемника, а первый выход синхроблока соединен с первым входом блока управления и вторым входом блока сжатия и повторения сигнала, отличающееся тем, что, с целью повышения точности разделения группового сигнала и повышения помехозащищенности, в него введен блок сравнения, И первых входов которого соединены с вторым выходом соответствующего коммутатора, вход каждого из которых соединен с одним их N вторых входов блока сравнения, третий вход которого соединен с четвертым входом блока компенсации помех, третьим входом селектора каналов и третьим выхо2. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок сжатия и повторения сигнала содержит последовательно соединенные аналого-цифровой преобразователь, буферный накопитель, блок повторения сигнала и цифроаналоговый преобразователь, выход которого является выходом блока сжатия и повторения сигнала, первый и второй входьГ"аналого-цифрового преобразователя являются соответственно первым и вторым входами блока сжатия и повторения сигнала, второй, третий, четвертый и пятый входы буферного накопи- теля являются третьим, четвертым, пятым и шестым вход:ми блока сжатия и повторения сигнала, второй и третий входы блока повторения сигнала

30

l

16725 дом блока управления, вторые выходы коммутаторов соединены с вторыми входами декодеров, третий и четвертый входы блока сжатия и повторения сигнала соединены соответственно с первым и вторым выходами синхроблока, пятый и шестой входы блока сжатия и повторения сигнала соединены соответ" ственно с четвертым и пятым выходами блока управления, третий вход которого . соединен с вторым вьмодом синхроблока, а седьмой и восьмой входы блока сжатия и повторения сигнала — соответственно с первым и третьим выходами блока управления.

77 являются седьмым и восьмым входами блока сжатия и повторения сигнала.

3. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок управления содержит блок умножения частот, перлый и второй входы которого являются соответственно первым и вторым входами блока управления, а первый и второй выходы блока умножения частот являются первым и третьим входами блока управления, а также последовательно соединенные первый счетчик, инвертор, элемент И, элемент ИЛИ, триггер, выход которого является вторым выходом блока управления, и второй счетчик, первый вход которого соединен с первым входом блока умножения частот, второй выход которого соединен с первым входом первого счетчика, второй вход которого соединен с вторым входом второго счетчика и с выходом элемента ИЛИ, первый выход второго счетчика соединен с третьим входом блока умножения частот, второй выход второго счетчика является четвертым выходом блока управления, пятым выходом которого является второй выход первого счетчика, третий выход которого соединен с вторым входом элемента ИЛИ, третий вход которого соединен с третьим выходом второго счетчика, а второй вход триггера соединен с входом инвертора, причем вторым входом блока управления является второй вход элемента И.

1672577

Составитель А.Микуцкий

Редактор Т.Иванова Техред А.Кравчук Корректор И.Самборская

Закаэ 3152 Тираж 372 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям нри ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Проиэводственно-иэдательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101