Устройство для решения нелинейных краевых задач

 

Изобретение относится к аналоговой вычислительной технике и может быть применено для решения краевых задач, описываемых дифференциальными уравнениями в частных производных с функциональными и нелинейными зависимостями коэффициентов , методами дискретного моделирования . Целью изобретения является повышение быстродействия устройства Устройство содержит регистр 1 конфигурации, коммутатор 2, матрицу блоков 3 решения уравнений системы, внешнюю электронновычислительную машину (ЭВМ) 4. Каждый блок 3 содержит узел 5 вычисления системы конечно-разностных уравнений, блок 6 коммутации , регистр 7 данных, дешифратор 8 адреса, шифратор 9, аналого-цифровой преобразователь 10, дешифратор 11 команд, шифратор команд, распределитель 12 импульсов , первый контроллер 13 шины, управляющие входы 14, информационные выходы-входы 15, третий контроллер 16 шины (с магистралью X, Y), второй контроллер .17 шины, коммутатор 18 памяти, блок 19 памяти, переключатель 20 локальных общих шин, первую общую шину 21, вторую общую шину 22, первую, вторую и третью локальные магистрали 231, 232 и 23з, входы-выходы 24 первой группы для связи граничных 2И 25 иигжм

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s G 06 F 15/20

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4218020/24 (22) 3 0,03.87 (46) 07,10.91. Бюл. N. 37 (72) Г.С.Богославская, З,А.Голенкова, Э,С.Козлов, Б,А,Мирошкин, Ю.Б.Пинигин и

В,А. Смертин (53) 681.3(088.8) (56) Авторское свидетельство СССР

N- 383069, кл. 6 06 G 7/48, 1970.

Авторское свидетельство СССР

N 918951, кл. G 06 F 15/328, 1982, (54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ НЕЛИНЕЙНЫХ КРАЕВЫХ ЗАДАЧ (57) Изобретение относится к аналоговой вычислительной технике и может быть npv.— менено для решения краевых задач, описываемых дифференциальными уравнениями в частных производных с функциональными и нелинейными зависимостями коэффициентов, методами дискретного моделирования. Целью изобретения является

„„. Ы„„1683028 А1 повышение быстродействия устройства. Устройство содержит регистр 1 конфигурации, коммутатор 2, матрицу блоков 3 решения уравнений системы, внешнюю злектронновычислительную машину (ЭВМ) 4, Каждый блок 3 содержит узел 5 вычисления системы конечно-разностных уравнений, блок 6 коммутации, регистр 7 данных, дешифратор 8 адреса, шифратор 9, аналого-цифровой преобразователь 10, дешифратор 11 команд, шифратор команд, распределитель 12 импульсов, первый контроллер 13 шины, управляющие входы 14, информационные выходы-входы 15, третий контроллер 16 шины (с магистралью Х, У), второй контроллер

17 шины, коммутатор 18 памяти, блок 19 памяти, переключатель 20 локальных общих шин, первую общую шину 21, вторую общую шину 22, первую, вторую и третью локальные магистрали 23>, 23 и 23з, входы-выходы 24 первой группы для связи граничных

1683028

Лы+p „! = fg (х>, r), 20 где эом, проводимостей и граничных узловых точек по координатам Х, У, аналоговые входы и выходы 25 второй группы для связи граничных узловых точек и граничных проводимостей по координате Z, информационные входы 26 и выходы 27 третьей, адресные входы 28 четвертой группы узлов вычисления „системы конечно-разностных уравнений, выходы 29 — 32 распределителя 12

Изобретение относится к аналоговой вычислительной технике и может быть применено для решения краевых задач, описываемых дифференциальными уравнениями в частных производных с функциональными и нелинейными зависимостями коэффициентов, методами дискретного моделирования, Целью изобретения является повышение быстродействия устройства.

На чертеже приведена структурная схема устройства, Устройство содержит регистр 1 конфигурации, коммутатор 2, матрицу блоков 3 решения уравнений системы, внешнюю электронно-вычислительную машину (ЭВМ)

4. Каждый блок 3 соцержит узел 5 вычисления системы конечно-разностных уравнений, блок 6 коммутации, регистр 7 данных, дешифратор 8 адреса, шифратор 9, аналогоцифровой преобразователь 10, дешифратор команд 11, распределитель 12 импульсов, первый контроллер 13 шины, управляющие входы 14, информационные выходы-входы

15, третий контроллер 16 шины (с магистралью Х, Y), второй контроллер 17 шины, коммутатор 18 памяти, блок 19 памяти, переключатель 20 локальных общих шин, первую общую шину 21, вторую общую шину 22, первую, вторую и третью локальные общие шины соответственно 23, 232 и 23з, входывыходы первой группы 24 для связи граничных проводимостей и граничных узловых точек по координатам Х, У, аналоговые входы и выходы 25 второй группы для связи граничных узловых точек и граничных проводимостей по координате Z, информационные входы 26 и выходы 27 третьей, адресные входы 28 четвертой группы узлов вычисления системы конечно-разностных уравнений, выходы 29 — 32 распределителя

12 импульсов, соединенные по приведенной схеме.

Устройство работает следующим обраимпульсов. Достижение поставленной цели обеспечено благодаря введению в устройство блоков памяти коммутаторов памяти, контроллеров шин, дешифраторов адреса, распределителей импульсов, переключателей локальных общих шин и аналого-цифровых преобразователей, а также новым связям между составными блоками устройства. 1 ил.

Сложная краевая задача, описываемая дифференциальным уравнением в частных производных второго порядка в одномерных, двумерных и трехмерных областях про5 извольный конфигурации вида; а 6дСг =Q+p +аО

10 где Π— искомая функция; к в координаты просгранства;

t — время;

G, Q, Р, T — коэффициенты уравнений, с начальными условиями

СГ(х, 0) = f ) (Х ), с граничными условиями вида

Я = Jl (xь Д; t), P = P (xi, Q; t), 25 сводится известными методами дискрети-. зации (например, методом сеток) и решению ряда систем конечно-разностных уравнений вида АХ = В, при этом вместо

30 функций непрерывного аргумента рассматриваются функции дискретного аргумента, граничные условия заменяются разностными производными. Функция временного аргумента разбивается на ряд дискретных временных шагов, внутри каждого временного шага итерационными методами учитываются нелинейные зависимости коэффициентов исходного уравнения.

Для каждого узлового процессора конечно-раэностные уравнения имеют вид к. м,j,q j,q +ч, 1,j-!,д чА7 1,Р9. > .хХ . +а . х. +а . к - <;;, ";

q,j +t, 1, j,q-1 °,J, I(-1,J,Г 1,), +

45 ° х =6

° х,„- 6..

1683028

30

40

55 где а", ау, а — соответствующие коэффициенты связи между узловыми точками по координатам Х и У, сеточного шаблона соответственно

b =,— в случае граничных условий рода; с;; = I„- в случае граничных условий !! рода;

bi, =а,.; < 9„ I, — в случае граничных условий !!! рода;

Ь;;,.—.a"; < g< в случае моделирования временной производной по методу Либмана; о ;; — диагональный элемент, предавл...о1цйй сумму коз " фициентов aõ а aã а в случае граничных условий ill рода или временной производной и диагонального

"реобл ада н ия а .

Блок-схема программы организации вычислительного процесса в устройстве содержит блоки занесения исходных данных в реша,ощие блоки, установки конфигурации области, масштабирования, занесения информации в матрицу узловых процессоров, съема решения и демасштабирования, уточнения решения, учета нелинейности, выдачи решения из решающих блоков в

ЭВМ, Иэ ЭВМ 4 через общие шины 21 и 22 и блоки связи с ЭВМ в блоки 19 памяти матрицы блоков 3 решения уравнений системы записывается программа работы устройства в исходные данные системы конечно-раэностных уравнений АХ = В. Для каждого коэффициента а", аУ, à, b d в блоке 19 памяти отведена определенная страница памяти, длина которой равна 4N байтов, где

N — число узлов процессоров в матрице реша. ащего блока 3. Процесс передачи данных и программ из ЭВМ 4 в блок 19 памяти осуществляется через контроллер 17 шины представляющий собой скоростной канал связи, состоящий из двух однотипных интерфейсных узлов(не показаны). Последние имеют независимое управление со стороны входа 14 управления и Э ВМ 4 соответственно в процессе пословного или блочного обмена информацией между ними, Процесс обмена информацией между

ЭВМ 4 и входами 14 управления строится по принципу запрос-ответ, т.е. в любом обмене информацией существует процессоринициатор обмена и процессор-абонент.

При передаче данных ЭВМ 4 производит загрузку адресуемых регистров контроллера 17 шины со стороны общей шины

21, причем в регистры начального и конечного адресов контроллера засылаются коды начального и конечного адресов Ак передаваемого блока данных. В регистр команд и состояния контроллера заносится код команды, разрешения прерывания и разряд пуска. Выборка регистров осуществ-,яется кодом адреса на общей шине 21.

Программа работы устройства состоит из сменных подпрограмм, реализующих определенные блоки алгоритма работы устройства, загрузка которых в блоки 19 памяти блоков 3 производится аналогично.

Организация взаимодействия между

ЭВМ 4 и блоками 3 осуществляется путем передачи адреса подпрограммы, вызываемой в блоках 3.

ЭВМ 4 последовательно передает в контроллер 17 шины начальный адрес подпрограммы и код команды записи одиночного слова, Аналогично ЭВМ 4 осуществляет запуск остальных блоков 3.

Для установки конфигурации области осуществляется программная настройка блоков 3 устройства для решения конкретной краевой задачи, Из ЭВМ 4 в регистр 1 конфигурации выдается код тороидальной базовой области. Из регистра 1 этот код выдается на коммутатор 2, который осуществляет коммутацию границ матрицы узлов

5 блоков 3 по координатам Х, У, образуя необходимую конфигурацию моделирующей базовой области в плоскости X, Y. По координате Z координатчые проводимости о узлов 5 блоков 3 через входы-выходы 25 соединены последовательно в кольцо. Кроме того, осуществляетСя программная настройка контроллера 16 шины.

Контроллер 16 шины представляет собой программно настраиваемый блок, предназначенный для сопряжения данного блока 3 с общей шиной 22, которая содержит линию связл, объединяющую между собой блоки контроллера 16 шины всех блоков

3, и включает в себя набор линий управления, Контроллер 16 шины обеспечивает выдачу заявок на общую шину 22 для чтения информации из соседних блоков 3, прием и передачу данных с общей шины 22 на шины данных локальных общих шин 23, чтение и выдачу данных из блока 19 памяти своего узла 5 на шины данных по заявкам блоков 3.

Для обеспечения связи блока 3 с другими в составе контроллера 16 шины имеется блок памяти реконфигурации, предназначенный для хранения значений номеров соседних блоков 3 в области моделирования краевой задачи, расположенных слева и справа по координате Х, а также снизу и сверху по координате Y соответственно. Кроме того. блок памяти реконфигурации обеспечивает хранение номеров соседних блоков 3 по отношению к резервируемому решающему блоку 3 по координате Z.

1683028

ЭВМ 4 последовательно передает в блоки 3 через контроллеры 17 шины начальный адрес подпрогоаммы масштабирования.

Процесс масштабирования заключается в пересчете исходных данных (параметров) исходного уравнения к параметрам узлов, для чего определяются максимальные значения коэффициентов (а) акс) и правой части (Ь))асс), определяются масштабные коэффициенты по проводимости Мя по току М1 и по напряжению Ми осуществляется расчет кодов параметров Gx Gy Gz Gt и токов!) узлов

5. Определение максимальных значений и расчет кодов параметров узлов 5 осуществляется по информационным выходам-входам 15 под управлением по входам 14 в соответствии с подпрограммой масштабирования.

Команды по выходам-входам 15 различаются не только количеством адресуемых операндов, одновременно участвующих в операции, но и видом самих операций. Операнды, участвующие в операциях, могут быть как скалярными, так и векторными величинами, Скалярные величины могут быть представлены в виде одиночных 32-х или

64-х разрядных слов, размещаемых в ячейках блока 19 памяти. Векторные величины представляют в виде совокупности 32-х или

64-х разрядных слов, размещаемых в последовательных ячейках блоков 19 на целочисленных границах слов. Размерность векторной величины может быть до N слов.

В системе команд по выходам-входам, 15 предусмотрено четыре формата команд, первый и второй форматы из которых используются для выполнения операций над двумя скалярными величинами и операции одной скалярной величины с элементами векторной величины. Значение скалярной величины в регистрах общего назначения, значения элементов векторных величин, размещенных в последовательных ячейках памяти, определяются совокупностью значений адресов страниц и адресов точек. Остальные форматы используются для выполнения операций над элементами двух векторных величин, размещенных в блоке

19 памяти, начиная с адресов, заданных значениями для первого и второго операндов. Результат операции в виде третьей векторной величины размещается в блоке 19 памяти. С учетом особенностей реализации цифровых итерационных алгоритмов в систему команд по выходам-входам 15 введены команды для выполнения групповых операций "Поиск максимума", "Умножение на константу", "Умножение с накоплением", "Деление", "Вычисление четырехточечного

50 при p+q нечетном, и

40 шаблона", "Вычисление шеститочечного шаблона".

В процессе работы устройства осуществляется поиск максимума коэффициентов а", а", а c соответствующих страниц памяти, определение максимального значения коэффициента амакс и вычисление масштабного коэффициента проводимости Мя. По управляющим входам 14 и выходам-входам

15 осуществляется симметрирование коэффициентов матрицы А и нахождение кодов

ПрОВОдИМОСтЕй Gy Gz, 61.

Далее выполняется подпрограмма определения максимального значения правой части bwaxc, определения масштабных коэффициентов потоку М1 и по напряжению М).).

Блок 19 памяти по заданному сигналу выставляет информацию на локальные шины

23. Информация сигналом записи по выходу

32 с распределителя 12 импульсов переписывается в регистр 7 данных и через шифратор 9 поступает на информационные входы

26 узлов 5. Младшие разряды с регистра адреса контроллера 13 шины поступают на дешифратор 8, сигналы с выхода которого разрешают запись принятой информации.

Дешифратор 11 введен для формирования

"1" в младшем разряде кода проводимостей при переходе от 32-разрядной информации к усеченной разрядности кодоуправляемых проводимостей для исключения разрывов в матрице проводимостей, После получения сообщений от всех блоков 3 3ВМ 4 последовательно передает в эти блоки начальный адрес подпрограммы уточнения аналогового решения одним из итерационных методов, например модифицированным методом последовательной верхней релаксации.

Для точечной реализации метода для узловых точек с четной суммой (p+q), где р— номер строки, q — номер столбца матрицы узловых процессоров, можно записать

>

Ж д! бц, ..., Xk+1)), i =1

W j

>а+1 = xk + (Ь) — (d х), + г ) Wz

dl (diJ,-., xk+1)) I =1

+1 при р+ q четном, 1683028

10 где х +1 — новое приближение решения; контроллера шины, переключателя локальных общих шин и коммутатора памяти

Л1, Wz — итерационные параметры ре- (1+1)-го узла вычисления системы конечно-разностных уравнений, третья группа

Ф о р м у л а и з о б р е т е н и я 5 информационных выходов-входов переклюУстройство для решения нелинейных чателя локальных общих шин каждого некраевых задач, содержащее регистр конфи- четного и четного 1-го узлов вычисления раций, коммутатор и группу узлов вычис- системы конечно-разностных уравнений л ения системы конечно-разностных подключена к третьеи группе информациоуравнений, каждый иэ которых выполнен в 10 ных входов-выходов коммутаторами памяти виде дешифратора команд, блока коммута- соответственно (i-1)-го и (!+1)-ro узлов выции, шифратора, регистра данных и матри- числения системы конечно-разностных цы блоков решения уравнений системы, уравнений, вторые группы информационпервые информационные входы и выходы ных входов вторых контроллеров шины которых соединены с соответствующими 15 узлов вычисления системы конечно-раэновыходами и информационными входами стныхуравнений соединены между собой и коммутатора, подключенногоуправляющим с соответствующей группой информацивходом к выходу регистра конфигураций, онных входов регистра конфигураций и вторые информационные входы и выходы являются информационными входами устблоков матрицы i-ro(i =2 — n — 1)узла вычис- 20 ройства, вторые группы входов-выходов ления системы конечно-разностных уравне- третьих контроллеров шины узлов вычислений соединены соответственно с вторыми ния системы конечно-разностных уравневыходами и информационными входами со- ний соединены между собой, третья группа ответствующих блоков матриц ((— 1)-го и информационных выходов-входов третье(i+1)-го узлов вычисления системы конечно- 25 го контроллера шины в каждом узле выразностных уравнений группы, третьи ин- числения системы конечно-разностных формационные входы блоков матрицы уравнений подключена к четвертой группе решения уравнений системы подключены в информационных входов-выходов коммукаждом узле вычисления системы конечно- татора памяти, подключенного пятой групразностных уравнений через шифратор к 30 пой выходов и информационных входов выходу регистра данных, а их выходы соеди- соответственно к адресным входам и выхонены с соответствующими информационны- дам блока памяти, выход аналого-цифровоми,входами блока коммутации, о т л и ч à ю- го преобразователя в каждом 1-ом узле щ е е с я тем, что, с целью повышения решения системы конечно-раэностных быстродействия, в каждый узел вычисления 35 уравнений соединен с соответствующим инсистемы конечно-разностных уравнений формационным входом первого контроллевве дены блок памяти, коммутатор памяти, ра шины, первыи, второи, третий и первый, второй и третий контроллеры ши- четвертый информационные выход о ны, дешифратор адреса, распределитель рого подключены к информационным вхоимпульсов, переключатель локальных об- 40 дам соответственно регистра данных, щих шин и аналого-цифровой преобраэова- дешифратора адреса, дешифратора команд тель, причем в каждом i-ом узле вычисления и к входу синхронизации распределителя системы конечно-разностных уравнений импульсов, установочный вход которого сопервые группы информационных входов- единен с выходом дешифратора команд, а выходов и управляющие входы первого, вто- 45 первый, второй, третий и четвертый выходы рого и третьего контроллеров шины подключены соответственно к управляюсоединены через первую локальную общую щим входам матрицы блоков решения уравшину, подключенную к управляющему вхо- нений системы, куправляющему входу узла ду узла и к информаци ц онным выходам-вхо- коммутации, к входу запуска аналого-цифт оба дам, с управляющим и и я им и информационными 50 рового преобразователя и к входу стра а входами-выходами коммутатора памяти и записи регистра данных, выходдешифратои реключателя общих шин i-го узла, с вто- ра адреса подключен к адресным входам е рыми группами ин, ормац ф ационных входов- матрицы блоков решения уравнений сис евыходов и управляющими входами первого мы и блока коммутации.