Устройство задержки импульсов с цифровым управлением
Изобретение относится к радиотехнике и может быть использовано для задержки импульсов в устройствах автоматики, вычислительной техники и связи Цель изобретения - повышение точности задержки - достигается путем введения в устройство дополнительных групп 8 последовательно соединенных каскадов задержки, блока 15 памяти, блока 16 формирования сигнала считывания и образования новых функциональных связей Устройство содержит основную группу 1 каскадов 2 1 2 Мзадержки, элементы И 3, 4, 23. 24 линии задержки 5 22, элемент ИЛИ 6, 19, D-тршгрр 7. (руппы 9, 11, 13 каскадов задержки элементы 171- 17 Р задержки, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 18 1-18.Р, одновибратор 20 и блок 22 синхронизации.2 ил
СОЮЗ COB<: <СКИХ
СОЦИЛЛИС<И <Е СКИХ
РЕ Сf ГОСУДЛРСТВЕННЬ<Й КОМИТЕТ ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ ПРИ ГКНТ ГССР ): ОПИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ оь |ф ,Ю о (21) 4467256/21 (22) 25.07.88 (46) 15.10,91. Бюл, ¹ 38 (72) M.Þ,Ãàäàå÷, P.Ã.Äoõèêÿí, М, Д. КонтаРов и В.Н.Протопопов (53) 621.318 (088.8) (56) Алексеев Ю.В., Латушкин С.Т., Резвов В.А., Юдин Л.И, Управляемая прецизионная линия задержки, — Приборы и техника эксперимента, 1978, N" 2, с. 135-137. (54) УСТРОЙСТВО ЗАДЕРЖКИ ИМПУЛЬСОВ С ЦИФРОВЫМ УПРАВЛЕНИЕМ (57) Изобретение относится к радиотехнике и может быть использовано для задержки импульсов в устройствах автоматики, выИзобретение относится к радиотехнике и может быть использовано для задержки импульсов в устройствах автоматики, вычислительной техники и связи. Цель изобретения — повышение точности задержки, На фиг, 1 приведена структурная схема устройства; на фиг. 2 — временная диаграмма сигналов, поясняющая принцип работы устройства. Устройство содержит основную группу 1 каскадов 2,1-2,М задержки, причем каждый иэ них, например i-й, может включать первый 3 и второй 4 элементы И, линию 5 задержки величиной т<, элемент ИЛИ 6, 0-триггер 7, дополнительные группы 8 каскадов задержки, причем первая группа 9 содержит N каскадов 10.1-10.N задержки, вторая группа 11 содержит К каскадов 12.112,К задержки и так далее, последняя 13 „„5U„„1684919 А1 числительной техники и связи. Цель изобретения — повышение точности задержки— достигается путем введения в устройство дополнительных групп 8 последовательно соединенных каскадов задержки, блока 15 памяти, блока 16 формирования сигнала считывания и образования новых функциональных связей. Устройство содержит основную группу 1 каскадоя 2.1-2.I 1 злдержк«, элементы И 3, 4, 23, 24, линии задерж< и 5. 22, элемент ИЛИ 6, 19, D-три< гер 7, групг<ы 9, 11, 13 каскадов задержки, элеменгы 17.117,Р задержки, элементы ИСКЛЮЧАЮ<1jFЕ ИЛИ 18.1-18.Р, одновибратор 20 и блок 22 синхронизации. 2 ил. группа cîäåðæèò один каскад 14.1 задержки, блок 15 памяти, имеющий Р-разрядную шину адресных входов, Q-разрядную шину выходов, 0 = M+ N К < ... + L, и вход сигнала считывания (управления), блок 16 формирования сигнала считывания, который может включать набор из 17.1-17,Р элементов задержки и 18,1-18.P элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, P-входовый элел1ент ИЛИ 19 и одновибратор 20, блок 21 синхронизации, который может содержать линию 22 задержки, первый 22 и второй 23 элементы И. Первые входы элементов 3 и 4 обьединены и соединены с выходол1 элемента ИЛИ предыдущего каскада, вторые входы подKëþ÷åны к прямому и инверсному выходам D-триггера 7 соответственно, выход элемента 3 через линию задержки 5 подк< ючен к первому входу элемента ИЛИ 6, выход элемента 4 подключен к второму входу элемен1684919 25 55 а ИЛИ 6, выход последнего — к первым входам элементов И следующего каскада. Таким образом, все каскады задержки, включая основные и дополнительные, соединены последовательно. Выходы блока 5 памяти подключены соответственно к 0входам триггеров всех каскадов задержки, m-й адресный вход блока памяти объединен с первым входом элемента 18 m ИСКЛ ЮЧАЮЩЕЕ ИЛИ и через элемент задержки 17 m с вторым входом элемента 18 m ИСКЛЮЧАЮЩЕЕ ИЛИ, где m = 1,Р, выходы всех элементов 18.1-18,Р подключены к P-входовому элементу ИЛИ 19, выход которого через одновибратор 20 подключен к входу сигнала считывания (управления) блока 15 памяти, первому входу элемента И 23 и через линию задержки 22 к второму входу элемента И 23, выход которого подключен к первому входу элемента И 24. Выход последнего каскада задержки 14L подключен к второму входу элемента И 24, выход последнего подключен к С-входам 0-триггеров всех каскадов задержки. Устройство работает следующим образом. Исходное состояние; на прямых выходах 0-тригеров всех каскадов задержки установлен логический ноль, соответственно, на инверсных выходах — логическая единица, при этом все каскады задержки находятся в положении, когда поступающий на вход первого каскада 2,1 (являющийся входом устройства) сигнал S> претерпевает минимальную (начальную, аппаратную) задержку. Исходное состояние легко достигается известными в цифровой технике способами, например при подаче на установочные Rвходы 0-триггеров импульса при включении питания устройства. При подаче на адресные входы блока 15 памяти P-разрядного кода требуемой задержки на выходе по крайней мере одного из элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 18.118.P возникает импульс, который поступает на соответствующий вход элемента И/1И 19 и с его выхода на одновибратор 20, который при этом формирует импульс считывания CS длительностью т„, поступающий на вход сигнала считывания блока 15 памяти, Через время 1 4 на выходах блока 15 памяти (соответственно, на D-входах 0-триггеров всех каскадов задержки) появляется Q-разрядный код задержки, хранящийся в блоке 15 по адресу, соответствующему входному P-разрядному коду задержки. Одновременно с поступлением на вход сигнала считывания блока 15 сигнал С$ поступает в блок 21 синхронизации, а именно на первый вход элемента И 23, и через линию задержки 22 на второй вход элемента И 23, Величина задержки 22 tz2 выбирается из соотношения тур > т,4, При этом на выходе элемента И 23 появляется импульс CS, запаздываю1 щий относительно импульса CS на величину т2 и поступающий на элемент И 24, Элемент И 24 открывается и пропускает очередной сигнал Si с выхода цепочки каскадов задержки, который с выхода элементов И 24 поступает на С-входы D-триггеров всех каскадое задержки. При этом на выходах 0триггеров появляется информация, соответствующая Q-разрядному коду задержки, имеющемуся на их 0-входах. В соответствии с этим кодом каскады задержки устанавливаются в положении "Прямое прохождение" (соответствующий разряд Q-разрядного кода равен нулю) или "Прохождение с задержкой" (соответствующий разряд 0-разрядного кода равен единице). Очередной сигнал 5н-1, поступающий на цепочку каскадов задержки, задерживается в соответствии с Q-разрядным кодом задержки. Следующие за Si+> сигналы задерживаются на ту же величину. При изменении P-разрядного кода задержки на адресных входах блока 15 памяти цикл повторяется. В предлагаемом устройстве за счет введения дополнительных групп каскадов задержки и соответствующей их коммутации (т,е. преобразования P-разрядного кода в Q-разрядный) можно всегда обеспечить максимальную суммарную погрешность ЛТмдкс установки необходимой задержки (спределяемой P-разрядным входным кодом) в соответствии с выражением To o+ ЛТ1 где Лт1 — максимальное отклонение от номинального значения задержки первого каскада основной группы. Запись в блок памяти 3 Q-разрядного кода как функции Р-разрядного кода и соче. таний погрешностей каскадов задержки осуществляется на этапе настройки устройства. В простейшем случае эта настройка и состоит в измерении задержки устройства при каждом значении 0-разрядного кода, подборе таких значений 0-разрядного кода, при которых реальная задержка устройства минимально (по отношению к другим значениям) отличается от номинальной задержки, определяемой соответствующим значением P-разрядного кода. и программировании блока 15 памяти. Блок 15 памяти может быть собран, например, на микросхемах типа 1684919 556РТ7, при этом входом сигнала считывания будет являться вход выборки кристалла. Таким образом, применение предлагаемого устройства позволяет существенно повысить точность задержки, либо при той же 5 точности увеличить диапазон изменения задержки (что эквивалентно). Формула изоб ретения Устройство задержки импульсов с цифровым управлением, содержащее М после- 10 довательно соединенных каскадов задержки, каждый из которых содержит первый и второй элементы И, линию задержки величиной ri, элемент ИЛИ и 0-триггер, причем первые входы элемента И 15 объединены, а вторые входы подключены к прямому и инверсному выходам 0-триггера соответственно, выход первого элемента И через линию задержки величиной т подключен к первому входу элеменат ИЛИ, вы- 20 ход второго элемента И вЂ” к второму входу элемента ИЛИ, выход которого соединен с первым входом первого элемента И следующего каскада, а т = 2 т„, где i — номер 1-1 каскада, i = 1,М, т, — минимальный дискрет изменения задержки, причем первые входы первого и второго элементов И первого каскада задержки подключены к шине входного сигнала, à D-входы D-триггеров всех каскадов задержки соединены с шинами ЗО цифрового управления, о т л и ч а ю щ е ес я тем, что, с целью повышения точности, в устройство введены дополнительные аналогичные группы последовательно соединенных каскадов задержки, причем число каскадов задержки в каждой группе определяется как ближайшее целое. болbèjåå двоичного логарифма суммы абсолютных значений максимально возможных отклонений от номинальных значений задержки всех каскадов задержки, размещенных в предыдущей группе, а также блок памяти, блок формирования сигнала считывания, содержащий Р ээллееммееннттоов в ззааддеерржжккии, P элементов ИСКЛ ЮЧАЮЩЕЕ ИЛИ, P-входовый элемент ИЛИ и одновибратор, и блок синхронизации, содержащий линию задержки, а также первый и второй элементы И, причем m-й адресный вход блока памяти обьединен с первым входом m-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и входом m-го элемента задержки, m = 1,Р, выход m-го элемента задержки подключен к второму входу m-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с входами P-входового элемента ИЛИ, выход которого через одновибратор подключен к входу считывания блока памяти, объединенному с первым входом и через линию задержки с вторым входом первого элемента И блока синхронизации, выход которого соединен с первым входом второго элемента И блока синхронизации, с вторым входом которого соединен выход последнего каскада задержки последней дополнительной группы, и выход которого подключен к С-входам Dтриггеров всех каскадов задержки, а выходы блока памяти подключены соответственно к 0-входам этих триггеров. 1684919 Зппп ."ь 6 Э- три«<>4 Составитель И, Поставчина Редактор Л. Веселовская Техред М.Моргентал Корректор С, Черни Заказ 3514 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", r. Ужгород, yn,Гагарина, 101
