Синтезатор сигналов с заданным законом изменения фазы

 

Изобретение относится к радиоэлектронике . Целью изобретения является снижение побочных составляющих спектра выходных сигналов и повышение быстродействия . Синтезатор сигналов с заданным законом изменения фазы содержит первый делитель 1 частоты, блок 2 формирования кодов фазы и частоты, N-1 комбинационных сумматоров Зт,32 ..3w-i,N преобразователей кода 4i,42. ..,.N дополнительных регистров памяти 5i,52,...,5N, элемент задержки 6, коммутатор 7, регистр памяти 8, цифроаналоговый преобразователь (ЦАП) 9, фильтр нижних частот 10, блок 11 формирования кодов фазы, второй делитель 12 частоты, синхронизатор 13, опорный генератор 14. На выходе блока 2 формируются коды фазы и частоты, которые после преобразований в комбинационных сумматорах 3i,32,...,3N-i, преобразователях кода 4,42,...,4м, в дополнительных регистрах памяти 5i,525м поступают через коммутатор 7 в виде кодов отсчетов синусоидальной функции в регистр памяти 8 После быстродействующего регистра памяти 8 эти коды преобразуются в ЦАП напряжение, которое поступает на вход фильтра нижних частот 10. Блоки 11,2, элемент задержки 6, синхронизатор 13 позволяют снизить побочные составляющие спектра и повысить быстродействие. 9 ил.

союз советских

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5t)5 Н 03 С 3/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И-ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ лФ (21) 4702669/09 (22) 07,06,89 (46) 23.10.91. Бюл. ¹ 39 (71) Московский институт связи, (72) А.Н,Жаров, B.Н.Кочемасов и В.П.Будишов (53) 621.376.3(088.8) (56) Авторское свидетельство СССР № 1327267, кл. Н 03 С 3/00, 20.2.86. (54) СИНТЕЗАТОР СИГНАЛОВ С ЗАДАННЫМ ЗАКОНОМ ИЗМЕНЕНИЯ ФАЗЫ (57) Изобретение относится к радиоэлектронике. Целью изобретения является снижение побочных составляющих спектра выходных сигналов и повышение быстродействия, Синтезатор сигналов с заданным законом изменения фазы содержит первый делитель 1 частоты, блок 2 формирования кодов фазы и частоты, N-1 комбинационных сумматоров 31,32. „Зд-1, N и реоб разо вател ей

„„SU ÄÄ 1686693 А1 кода 4>,4z....,4и,N дополнительных регистров памяти 5,52,...,5м, элемент задержки 6, коммутатор 7, регистр памяти 8, цифроаналоговый преобразователь (ЦАП) 9, фильтр нижних частот 10, блок 11 формирования кодов фазы, второй делитель 12 частоты, синхронизатор 13, опорный генератор 14.

На выходе блока 2 формируются коды фазы и частоты, которые после преобразований в комбинационных сумматорах 3>,32„,3N-1, преобразователях кода 41,42„„,4и, в дополнительных регистрах памяти 51 52,...,5N поступают через коммутатор 7 в виде кодов отсчетов синусоидальной функции в регистр памяти 8. После быстродействующего регистра памяти 8 эти коды преобразуются в

ЦАП 9" в напряжение, которое поступает на вход фильтра нижних частот 10. Блоки 11,2. элемент задержки 6, синхронизатор 13 позволяют снизить побочные составляющие спектра и повысить быстродействие. 9 ил.

1686693

20

ЗО

50

Изобретение относится к радиоэлектронике и может быть использовано в устройствах формирования сигналов с заданным законом изменения фазы в синтезаторах частоты.

Целью изобретения является снижение побочных составляющих спектра выходных сигналов и повышение быстродействия.

На фиг.1 представлена структурная электрическая схема синтезатора сигналов с заданным законом изменения фазы; на фиг.2 — временные диаграммы сигналов на выходе дополнительных регистров памяти и управляющих сигналов коммутатора при

N=4 для случая тактирования сигналами с временным сдвигом; на фиг.3 — временные диаграммы для случая тактирования дополнительных регистров одним и тем же сигналом; на фиг.4 — временные диаграммы приведенных к аналоговому виду значений

А кодов отсчетов синусоидальной функции на выходах дополнительных регистров; на фиг. 5 — схема синхронизатора; на фиг,6 и

7 — примеры реализации блока 11 формирования кодов фазы; на фиг.8 и 9 — примеры реализации блока формирования кодов фазы и частоты, Синтезатор сигналов с заданным законом изменения фазы содержит (фиг.1) первый делитель 1 частоты, блок 2 формирования кодов фазы и частоты, N-1 комбинационных сумматоров 3,3,„,3н-<, N преобразователей 41,42„.„4д кода; N дополнительных регистров 51,52,„.,5н памяти, элементы 6 задержки, коммутатор 7, регистр 8 памяти, цифроаналоговый преобразователь (ЦАП) 9, фильтр 10 нижних частот, блок 11 формирования кодов фазы, второй делитель 12 частоты, синхронизатор 13, опорный генератор 14. Блок 11 содержит (фиг,6) накопитель 15 кода, счетчик 16 по модулю N, дешифратор 17, и регистров

18>,18,...,18м памяти, делитель 19 кода.

Блок 11 формирования кодов фазы (фиг.7) содержит делители 20,20г,20э кода, комбинационные сумматоры 211,212,21з,214, инвертор 22 кода. Блок 2 формирования кодов фазы и частоты (фиг.8) содержит коммутационный блок 23 и накопитель 24 кода фазы.

Блок 2 (фиг.9) содержит коммутационный блок 25, накопитель 26 кода фазы, накопитель 27 кода частоты, комбинационный сумматор 28, делитель 29 частоты. Синхронизатор 13 (фиг,5) содержит дешифратор 30, NRS-триггеров 31>,312,...,31, счетчик 32 по модулю N, Синтезатор сигналов с заданным законом изменения фазы работает следующим образом.

В каждом N-ом такте опорного генератора 14 на выходе первого делителя 1 частоты, который имеет коэффициент деления N, возникает импульс, который поступает на вход блока 2, на выходе сигнала кода частоты которого формируется код NKr, а на выходе сигнала кода фазы код фазы К, поступающий не первые входы комбинационных сумматоров 3,32,...,3д-> и вход элемента 6 задержки, С первого выхода блока

11 поступает код К, со второго выхода — 2К с третьего — ЗК,.... с (N-1)-го — (N-1)К, Эти коды формируются из кода МК, поступающего с блока 2 и подаются на вторые входы комбинационных сумматоров 3>,З,...,Зи->, на выходе которых формируются коды, равные соответственно К + К, Ку+ 2Кг,...,Ку+

+(N-1) К . Для выравнивания задержки, вносимой упомянутыми комбинационными сумматорами, включен элемент 6 задержки.

Разрядность комбинационных сумматоров

3),З2,...,3N-1 равна входной разрядности преобразователей 4,4,...,4и кода и обычно не превышает 8 — 12. Разрядность блока 2 значительно больше и выбирается, исходя из требуемого шага перестройки, по частоте на выходе устройства. Преобразователи

41,42„.„4и кода из поступающих на них кодов фазы формируют коды отсчетов синусоидальной функции, которые проходят через соответствующие регистры памяти, тактируемые сигналом с i-ro выхода тактового синхронизатора 13, Синхронизатор 13 вырабатывает N импульсных сигналов, каждый из которых имеет частоту повторения

IT=ton/N и заряжен относительно предыдущего на время Tor=1/d or — длительность также сигнала опорного генератора 14 (фиг.

2е,ж.з,и,З,е,ж,з,и). Эти сигналы образуют Nфазную систему. Длительность импульсов на тактовых выходах синхронизатора 13

РаВНа lTor ГДЕ 1=TcHHxp/Òor ЦЕЛОЕ; ТсННх длительность импульсов на тактовых выходах синхронизатора 13, и выбирается иэ условия надежного срабатывания дополнительных регистров 5>,52„...5м памяти, на выходах которых коды отсчетов синусоидальной функции задержаны друг относительно друга на время, равное тактовому интервалу сигнала опорного генератора 14, (фиг.2а — и), что необходимо для компенсации запаздывания коммутатора 7 особенно на предельных частотах переключения. На фиг. 3a — и приведены для N=4 временные диаграммы, объясняющие возникновение ошибки в выходном сигнале коммутатора в случае, когда информация на сигнальных входах коммутатора изменяется одновременно. При этом сигнал, по которому последний сигнальный вход коммутатора 7

1686693

50 подключается к его выходу (фиг.Зи), перекрывается с изменением. информации на сигнальном входе коммутатора (фиг.Зд). На фиг.4 показаны значения кодов отсчетов синусоидальной функции для случая N=4, приведенные к аналоговому виду, причем каждый код отличается от предыдущего временным сдвигом и соответствующим приращением.

Таким образом, тактирование дополнительных регистров 51,52,...,5)ч памяти сигналами со сдвигом позволяет увеличить быстродействие всего устройства за счет временного совмещения сигналов, подаваемых на сигнальный вход коммутатора 7 и сигналов управления коммутатора 7, На выходе коммутатора 7 формируются коды отсчетов синусоидальной функции, изменяющиеся с тактовой частотой 4 г. После быстродействующего регистра 8 памяти эти коды преобразуются в ЦАП 9 в напряжение, которое поступает на вход фильтра 10 нижних частот, выход которого является выходом устройства, В синхронизаторе 13 (фиг,5) счетчик 32 по модулю N, выход которого является также кодовым выходом синхронизатора 13, управляет дешифратором 30, à RS-триггеры

311,312,...,31и предназначены для расширения выходных импульсов в I раэ. При этом

S-вход RS-триггера 31 соединен с первым выходом дешифратора 30, S-вход RS-триггера 31 с N-м выходом дешифратора 30, R-вход RS-триггера 311, соединен с )-м выходом дешифратора ЗО,R-вход RS-триггера

312 — с (I + 1)-м выходом дешифратора 30,Rвход RS-триггера 31(g +1) соединен с N-м выходом дешифратора 30, R-вход RS-триггера 31 (и- +2) соединен с первым выходом дешифратора ЗО,...,R-вход RS-триггера 31(м 1) соединен с (I-2)-м выходом дешифратора 30, R-вход RS-триггера 31и соединен с (1-1)-м выходом дешифратора 30.

Синхронизатор 13 может быть построен на основе кольцевого регистра, выходы которого являются тактовыми выходами. Если коммутатор 7 управляется позиционным кодом, то эти выходы образуют непосредственно кодовый выход синхронизатора 13.

При управлении коммутатором 7 двоичным кодом между выходами кольцевого регистра и управляющим входом коммутатора 7 необходимо включить шифратор (не показано), преобразующий позиционный код в двоичный.

Блок 11 может быть выполнен различными способами (фиг,б и 7). Первый вариант построения этого блока (фиг,б) наиболее пригоден для случая, когда предлагаемое устройство используется в качестве синте

40 затора частот (при этом коды на выходах блока 11 постоянны), а второй вариант (фиг.7) — для случая, когда устройство используется в качестве синтезатора сигналов (коды на выходах блока 11 меняются с каждым тактом частоты fz).

Первый вариант блока 1 1 (фиг.б) реализован на основе накопителя 15, который имеет разрядность, равную сумме разрядности одного иэ преобразователей 4>,...4 кода и разрядности числа N, представленного в двоичном виде. Накопитель 15 тактируется импульсами с выхода второго делителя 12 частоты. Усеченный до входной разрядности преобразователей 41,...4 ) кода код частоты, равный NKr и подаваемый на вход блока 11, делится в делителях

20;.20 .20з кода на N. В случае, когда N=2, Р р = 0 1, 2,3..., деление кода на 2р эквивалентно простому сдвигу кода на р-разрядов, и делители 201,20,20э кода реализуются в виде ряда клемм, к которым входной код подсоединяется непосредственно, а выходной — со сдвигом на р-разрядов в сторону младших разрядов.

Импульс переполнения счетчика 16 по модулю N обнуляет накопитель 15, а также записывает в регистр 18 N памяти код Кг, поступающий на его кодовый вход с делителя 19 кода. Код Кг поступает на вход накопителя 15 кода, который с каждым импульсом сигнала, поступающего на тактовый вход блока 11, прибавляет код К< к уже хранящемуся в„нем коду.

Таким образом, код на выходе накопителя 15 кода в первом такте равен нулю, во втором такте равен К(, в третьем такте—

2K,...,N-м такте — (N-1)Kt. Выход накопителя

15 кода соединен с кодовыми входами регистров 18 „..18(и->) памяти, а их тактовые входы подключены к выходам дешифратора 17, вход которого соединен с кодовым выходом счетчика 16, Выходы дешифратора 17 подключены к тактовым входам регистров

18;,.„,18(g-p) памяти таким образом, что во втором такте, когда на выходе накопителя 15 кода присутствует код Kt, тактирующий импульс с выхода дешифратора 17 приходит только на регистр 18.1 памяти, в 3-м такте, когда на выходе накопителя 15 код равен

2К, он переписывается только в регистр

18,2 памяти, а в N-м такте код, равный (N1)К, переписывается только в регистр 18(и->) памяти. 3а один цикл работы накопителя 15 кода и счетчика 16 в регистрах 18>,...,18(g-1) памяти оказывается записанным необходимый набор кодов, При смене кода NK< на кодовом входе блока 11 необходимый набор кодов вновь устанавливается через N тактов сигнала, поступающего н тактовый

1686693 вход блока 11, т.е. за один цикл работы накопителя 15 кода и счетчика 16.

В блоке i i по схеме 7, построенном для случая N=B, использованы делители

20>,202,20з кода с коэффициентами деления

8,4 и 2 соответственно, которые реализованы в виде ряда клемм, не вносящих задержки. При этом входной код подсоединен к клеммам непосредственно, а выходной — со сдвигом соответственно на 3,2 и 1 разряд (в сторону младших разрядов), Таким образом, задержка срабатывания блока 11 (фиг,7) равна суммарной задержке одного иэ комбинационных сумматоров

21>,212„...214 и инвертора 22 кода. Если применить комбинационные сумматоры, которые могут работать как на суммирование, так и на вычитание, инвертор 22 кода можно исключить. Таким образом, вариант реализации блока 11, представленный на фиг,7, является наиболее быстродействующим.

Его целесообразнее использовать, когда предлагаемое устройство предназначено для синтеза сигналов, Блок 2 при использовании устройства в качестве синтезатора частот выполнен (фиг,8) на основе коммутационного блока 23 и накопителя 24 кода фазы.

У

Каждый из переключателей коммутационного блока 23 имеет два положения, в одном из которых на соответствующий выход блока поступает напряжение логического нуля, а в другом — логической единицы.

Меняя положение переключателей коммутационного блока 23 можно сформировать различные коды NKt, поступающие на выход кода частоты блока 2 и на вход накопителя

24 фазы, выход которого является выходом кода фазы блока 2. С каждым тактовым импульсом, которые следуют с частотой 4Г/N и поступают на вход блока 2, к коду, записанному в накопителе 24 кода фазы, прибавляется код, установленный на коммутационном блоке 23, в результате чего на выходе формируется линейно-ступенчатый нарастающий код фазы К, равный в каждом N-м такте требуемому коду фазы, который соответствует необходимому значению синтезирующей частоты.

В остальных N-1 тактах требуемый код фазы формируется на выходах комбинационных сумматоров3, „Злч->) и после преобразования в коды выборки синусоидального сигнала мультиплексируется с соответствующим временным сдвигом, В результате этого значение на выходе элемента 6 задержки и на выходах комбинационных сумматоров 3 „.,3(н-ц в соответствующие моменты с необходимой точностью совпадают с кодом на выходе накопителя 24 кода фазы, работающего с тактовой частотой fo, при условии, что на его вход подается код частоты Kt.

При использовании устройства в качест5 ве синтезатора сигналов с линейной частотной модуляцией (фиг.9) в накопителе 27 кода частоты формируется код частоты, изменяющийся по ступенчато-линейному закону.

Этот код суммируется с кодом начальной

10 частоты, поступающим с коммутационного блока 23, в комбинационном сумматоре 28, выход которого является выходом кода частоты блока 2, В накопителе 26 кода фазы, выход которого является выходом кода фа15 зы блока 2 формируется код, изменяющийся по ступенчато-параболическому закону, При этом при медленном изменении частоты накопитель 27 кода частоты работает на более низкой тактовой частоте, чем накопи20 тель 26 кода фазы, что позволяет применить в нем микросхемы с малым потреблением энергии и низким быстродействием, Снижение тактовой частоты достигается испол ьзованием делителя 29 частоты.

25 Такие блоки, как комбинационный сумматор, накопитель кодов, преобразователь кодов и коммутатор, при условии их реализации на одной серии микросхем имеют значительные отличия в быстродействии.

30 Так, при использовании микросхем 100-й серии 32 разрядный комбинационный сумматор с ускоренным переносом имеет типовую за,гержку 18 нс, накопитель кодов той же разрядности на 4 нс (задержка регистра

35 памяти) больше, преобразователь кода (на основе ПЗУ 100 РЕ 149) типовую задержку

25 нс.

Таким образом при N-8 введение временной задержки элементом 6 задержки, 40 которая компенсирует влияние запаздывания срабатывания коммутатора, позволяет реализовать устройство, работающее на частотах, предельных для коммутатора, что недостижимо в прототипе, поскольку там все сигналы подаются на сигнальнЫе входы коммутатора одновременно из-эа запаздывания его срабатывания, выборка из сигнала, поступающего на последний сигнальный вход коммутатора, произойдет в момент

50 смены информации, что приведет к ошибке.

На выходе формирователя сигналов с заданным законом изменения фазы спектра ближайшая побочная составляющая спектра расположена на частоте for — f зк. что обеспечивает фильтрацию, таким образом снижается уровень побочных дискретных составляющих спектра при условии увеличения полосы синтезируемых частот.

168б693 а

3 г д е

Формула изобретения

Синтезатор сигналов с заданным законом изменения фазы, содержащий последовательно соединенные опорный генератор, первый делитель частоты, блок формирования кода фазы и частоты, последовательно соединенные коммутатор, регистр памяти, цифроаналоговый преобразователь и фильтр нижних частот, N преобразователей кода, при этом тактовый вход регистра памяти подключен к выходу опорного генератора, отличающийся тем, что, с целью снижения побочных составляющих спектра выходных сигналов и повышения быстродействия, введены элемент задержки, N-1 комбинационных сумматоров, N дополнительных регистров памяти, последовательно соединенные второй делитель частоты и блок формирования кодов фазы, а также синхронизатор, при этом выход сигнала кода частоты блока формирования кодов фазы и частоты подключен к кодовому входу блока формирования кодов фазы, выход сигнала кода фазы блока формирования кодов фазы и частоты соединен с первыми входами N-1 комбинационных сумматоров, выход каждого из которых подключен к входу соответствующего преобразователя кодов, выход

5 каждого из N преобразователей кодов подключен к кодовому входу соответствующего из N дополнительных регистров памяти, выходы которых соединены с соответствующими входами коммутатора, вход элемента

10 задержки подключен к выходу сигнала кода фазы блока формирования кода фазы и частоты, вход второго делителя частоты подключен к выходу первого делителя частоты, вторые входы N-1 комбинационных сумма15 торов подключены к соответствующим выходам блока формирования кодов фазы, тактовый вход синхронизатора подключен к выходу опорного генератора, управляющий вход коммутатора подключен к кодовому

20 выходу синхронизатора, тактовые входы N дополнительных регистров памяти подключены к соответствующим выходам синхронизатора, выход элемента задержки соединен с входом соответствующего из N

25 преобразователей кода, 1686693

U /(17/ЮЛ

Р/Й7П

ОХ мои trdn.

iV

3fodo8aiu бхай(om

&.2) 168áá93

dO

Юл.1/) /(ахи

hexad(om

& г) КЮл 57

Кдл Л

Кдп. 53

&.3$ дл. 5б,буха woo

vcrcwem i (кол Р1) хоо кода д((к&к

ХZ. Ф-у1

Ъ С) 1686693

i%ixoo кода часгпатьi (g Дд f)>

9vz3

Составитель Н. Чеканова

Техред M.Ìîðãåíòàë Корректор М. Кучерявая

Редактор М. Янкович

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 1Q1

Заказ 3611 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5