Патент ссср 170202

 

О П И С А Н И Е l70202

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

Кл. 42m, 14 з

Заявлено 23.XII.1963 (№ 872075/26-24) с присоединением заявки №

Приоритет

Опубликовано 09.IV.1965. Бюллетень № 8

Дата опубликования описания 8Х.1965

МПК G 061

УДК 681.14(088.8) Государственный комитет ло делам изобретении и открытий СССР

Авторы изобретения

А. Н. Бойко, Л. С. Ситников, В, П. Сигорский и t1. Л. Утяко

Институт математики Сибирского отделения АН СССР

Заявитель

СУММАТОР

Подписная грутга Л3 174

Известны сумматоры, содер>кащие хронотроны, логические схемы «И», «ИЛИ», логические схемы сдвига импульсов и триггеры.

Предлагаемый сумматор отличается тем, что первая логическая схема сдвига, первый вход которой подсоединен к источнику последовательности коротких запускающих импульсов, а второй вход подсоединен к выходу переноса предыдущего разряда, подключена к хронотрону запоминания первого слагаемого и к первому входу второй логической схемы сдвига, второй вход которой подключен к хронотрону запоминания первого слагаемого, а выход к первому входу третьей логической схемы сдвига, второй вход которой подсоединен к хронотрону запоминания второго слагаемого.

Выход третьей логической схемы сдвига подсоединен к единичному входу первого триггера запоминания суммы, а его нулевой вход подключен к источнику коротких запускающих импульсов. Хронотроны запоминания первого и второго слагаемых подсоединены соответственно к первому и второму входам схемы

«ИЛИ», выход которой подсоединен к первому входу первой схемы «И», второй вход которой подсоединен к источнику коротких импульсов, сдвинутых относительно опорной последовательности импульсов на интервал, соответствующий некоторому числу, большему, чем основание системы счисления минус единица, и меньшему основания системы счисления.

Выход первой схемы «И» подсоединен к единичному входу второго триггера, нулевой вход которого подсоединен к источнику импульсов, смещенных относительно опорных на половину их периода, а его выход подключен к первому входу схемы «И» формирования переноса, второй вход которой подсоединен к источнику импульсов единичной длительности, фаза кото10 рых совпадает с фазой импульсов опорной последовательности.

Предлагаемое устройство улучшает надежность сумматоров с время-импульсным представлением чисел.

15 На чертеже изображена блок-схема предлагаемого устройства.

Сумматор содержит логическую схему 1 сдвига, представляющую собой две дифференцирующие цепочки, образованные емкостями и

20 общим сопротивлением и подсоединенные к блокинг-генератору в ждущем режиме. На вход 2 схемы 1 подают последовательность коротких запускающих импульсов, период повторения которых соответствует числу R, где

25 R — основание системы счисления. Вход 8 схемы 1 подсоединен к выходу схемы «И» формирования переноса предыдущего разряда (на чертеже не показана), с выхода которой поступает импульс единичной длительности в слу50 чае наличия переноса. На выходе 4 схемы 1

l70202

3 имеется короткий импульс, задержанный на единичную длительность при наличии перено са, либо импульс, совпадающий по фазе с запускающим импульсом при отсутствии переноса. Импульс с выхода 4 схемы 1 подают на запуск хронотрона 5, а также на один из входов логической схемы б сдвига, Первое слагаемое подают на хронотрон по входу 7. Хронотрон 5 формирует последовательность прямоугольных импульсов, передний фронт которых совпадает с импульсами по входу 4, а длительность импульса определяется величиной слагаемого. Данная последовательность импульсов подается с выхода 8 хронотрона на входы логических схемы б сдвига и схемы 9 «ИЛИ».

Логическая схема б сдвига задерживает короткий импульс, поступающий по входу 4, на длительность прямоугольного импульса по выходу 8. Импульс с ее выхода 10 запускает хронотрон 11 запоминания второго слагаемого.

Второе слагаемое подают на хронотрон 11 по входу 12.

Хронотрон 11 формирует последовательность прямоугольных импульсов, передний фронт которых совпадает с импульсами по входу 10, а длительность импульса определяется величиной слагаемого. Данная последовательность импульсов подается с выхода 18 хронотрона на логическую схему 14 сдвига и схему

9 «ИЛИ». На логическую схему14сдвига подают короткие импульсы с выхода 10. Импульсы с выхода логической схемы 14 сдвига задержаны на суммарную длительность.

Эти импульсы подают на нулевой вход lá триггера 1б запоминания суммы и переводят

его в состояние «нуль».

Запись «единицы» в триггере 16 осуществляется импульсами, поступающими по входу

2 логической схемы 1 сдвига. Если сумма слагаемых и переноса не превышает R, тогда суммарная длительность получается в течение первого периода запускающих импульсов на триггер 1б. Если сумма слагаемых и переноса превышает R, тогда суммарная длительность минус основание системы счисления получается в течение второго периода запускающих импульсов.

Импульсы с выхода 17 схемы 9 «ИЛИ» поступают на первый вход схемы 18 «И», на второй вход 19 которой подают последовательность импульсов, сдвинутых относительно опорной последовательности импульсов на интервал, соответствующий некоторому числу, большему, чем основание системы счисления минус единица, и меньшему основания системы счисления.

На выходе схемы 9 «ИЛИ» выделяется либо суммарная длительность в случае, если сумма слагаемых меньше основания системы счисления, либо постоянный уровень.

Импульс на выходе схемы 18 появляется в том случае, если суммарная длительность превышает длительность основания системы счисления, причем он совпадает во времени с импульсами по входу 19, Импульс с выхода схеЗо

65 мы 18 поступает на единичный вход 20 триггера 21 и переводит его в состояние«единица».

Возврат триггера 21 в первоначальное состояние осуществляется импульсами, поступающими по входу 22 и смещенными относительно импульсов, поступающих по входу 2, на половину их периода повторения.

Импульсы с выхода 28 триггера поступают на один из входов схемы 24 «И», на второй вход которой поступают импульсы единичной длительности, находящиеся в фазе с импульсами по входу 25.

Импульсы на выходе 2б имеют единичную длительность и поступают на вход 8 старшего разряда.

Предлагаемое устройство по сравнению с известными сумматорами по основанию R (например, десятичными) позволяет уменьшить требования к амплитуде прямоугольных импульсов.

Предлагаемый сумматор может найти применение в различных системах обработки информации, например в малых вычислительных машинах, электронных арифмометрах, телеметрических устройствах.

Предмет изобретения

Сумматор, содержащий хронотрон, логические схемы сдвига импульсов, триггеры, логические схемы «И», «ИЛИ», отличающийся тем, что, с целью увеличения надежности сумматоров с время-импульсным представлением чисел, первая логическая схема сдвига, первый вход которой подсоединен к источнику последовательности коротких запускающих импульсов, а второй вход подсоединен к выходу переноса предыдущего разряда, подключена к хронотрону запоминания первого слагаемого и к первому входу второй логической схемы сдвига, второй вход которой подключен к хронотрону запоминания первого слагаемого, а выход к первому входу третьей логической схемы сдвига, второй вход которой подсоединен к хронотрону запоминания второго слагаемого, выход третьей логической схемы сдвига подсоединен к единичному входу первого триггера запоминания суммы, а его нулевой вход подключен к источнику коротких запускающих импульсов, хронотроны запоминания первого и второго слагаемых подсоединены соответственно к первому и второму входам схемы

«ИЛИ», выход которой подсоединен к первому входу первой схемы «И», второй вход которой подсоединен к источнику коротких импульсов, сдвинутых относительно опорной последовательности импульсов на интервал, соответствующий некоторому числу, большему, чем основание системы счисления минус единица, и меньшему основания системы счисления, выход первой схемы «И» подсоединен к единичному входу второго триггера, нулевой вход ко. торого подсоединен к источнику импульсов, смещенных относительно опорных на половину

170202

Составитель В. Субботин

Техред Л. К. Ткаченко Корректор Т. С. Дрожжииа

Редактор П. Шлаин

Заказ 888/7 Тираж 950 Формат бум. 60Р,901/8 Объем 0,24 изд. л. Цена 5 коп.

ЦНИИПИ Государственного комитета по делам изобретений и открытий СССР

Москва, Центр, пр. Серова, д. 4

Типография, пр. Сапунова, 2 их периода, а его выход подключен к первому входу схемы «И» формирования переноса, второй вход которой подсоединен к источнику импульсов единичной длительности, фаза которых совпадает с фазой импульсов опорной последовательности.