Устройство для построения силлогизмов

 

Изобретение относится к вычислительной технике. Цель изобретения - повышение быстродействия за счет попарного перебора не всех разрядов кодов посылок, а только единичных разрядов кодов посылок . Поставленная цель достигается тем, что устройство содержит два шифратора посылок Т.1 и 1.2, шесть коммутаторов 2.1-2.6, блок 3 силлогического умножения, дешифратор 4 заключения, блок 5 отображения и шифратор 6 номера фигуры силлогизма. 5 ил.

союз советских

СОЦИАЛИСТИЧЕ СКИХ

РЕСПУБЛИК (воз G 06 F 15/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

Ъ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4774495/24 (22) 27.12.89 (46) 29.02.92, Бюл. N. 8 (71) Таганрогский радиотехнический институт им. В.Д. Калмыкова (72) А,В..Пришибской, В.М. Глушань и B.M.

Курейчик (53) 681.325(088.8) (56) Авторское свидетельство СССР

М 811245, кл. 6 06 F 15/00. 1977.

Авторское свидетельство СССР

N. 1013961, кл; G 06 F 15/00. 1982.

5U 1716529 А1

2 (54) УСТРОЙСТВО ДЛЯ ПОСТРОЕНИЯ

СИЛЛОГИЗМОВ (57) Изобретение относится к вычислительной технике. Цель изобретения — повышение быстродействия за счет попарного перебора не всех разрядов кодов посылок, а только единичных разрядов кодов посылок. Поставленная цель достигается тем, что устройство содержит два шифратора посылок 1.1 и 1.2, шесть коммутаторов 2.1-2.6, блок 3 силлогического умножения, дешифра- . тор 4 заключения. блок 5 отображения и шифратор 6 номера фигуры силлогизма. 5 ил.

1716529

20

30

40

Изобретение относится к вычислительной технике и может быть использовано в средствах аппаратной поддержки дедуктивной функции систем управления базами данных и базами знаний.

Известна силлогическая машина, содержащая шифраторы типа посылок, устройство .управления, дешифратор типа заключения. блок отображения, блок силлогического умножения, который в свою очередь содержит два регистра типа посылок, два блока сравнения, семь дешифраторов, два счетчика, две группы элементов И, два блока матриц элементов И, три элемента И, два коммутатора, элемент ИЛИ-НЕ, четыре элемента ИЛИ и регистр типа заключения, Наиболее близкой к предлагаемой является силлогическая машина, содержащая два шифратора типа посылок, устройство управления. дешифратор типа заключения, блок отображения, блок силлогического умножения, шесть коммутаторов и шифратор номера фигуры силлогизма, причем выходы дешифратора типа заключения соединены с входами блока отображения, блок силлогического умножения содержит два регистра типа посылок, два блока сравнения, семь дешифраторов, два счетчика, две группы элементов И, два блока матриц элементов

И. два элемента И, два коммутатора, элемент ИЛИ-НЕ, пять элементов WIN и регистр типа заключения, причем выходы I-го регистра типа посылок связаны с первой группой входов l-ro блока сравнения, вторая группа входов которого подключена к выходам i-ro дешифратора, входы которого связаны с соответствующими выходами 1-lo двоичного счетчика (1=(1,2)), управляющий вход первого счетчика соединен с выходом блока управления. а выходы i-ro блока сравнения подключены соответственно к i-м входам первого элемента И, выход которого соединен с первыми входами элементов И первой и второй групп и к первым входам j-x дешифраторов (j=3,6), второй и третий входы третьего дешифратора подключено к выходам первого и второго элементов И первой группы, второй и третий входы четвертого дешифратора соединены с выходами третьего и четвертого элементов И первой группы, второй и третий входы пятого дешифратора соединены с выходами первого и второго элементов И второй группы, второй и третий входы шестого дешифратора соединены с выходами третьего и четвертого элементов И второй группы, выходы третьего и шестого дешифраторов подсоединены к входам первого блока матриц элементов И, выходы четвертого и пятого дешифраторов подключены к входам второro блока матриц элементов И, первые управляющие выходы первого и второго блоков матриц элементов И подключены к первому и второму входам второго элемента И, вторые управляющие выходй первого и второго блоков матриц элементов И подключены к первому и второму входам пятого элемента

ИЛИ, информационные выходы второго блока матриц элементов И связаны с входами второго коммутатора, а дополнительные выходы j-x дешифраторов подсоединены к входам элемента ИЛИ-НЕ, причем первый— третий информационные выходы первого и второго блоков матриц элементов И соединены с первой группой входов первого элемента ИЛИ, первая группа выходов первого и второго коммутаторов соединена с второй группой входов первого элемента ИЛИ, третий — пятый выходы первого и второго блоков матриц элементов И соединены с первой группой входов второго элемента

ИЛИ, вторая группа выходов первого и второго коммутаторов подключена к второй группе входов второго элемента ИЛИ, второй, пятый и шестой выходы первого и второго блоков матриц элементов И соединены с первой группой входов третьего элемента

ИЛИ, третья группа выходов первого и второго коммутаторов соединена с второй . группой входов третьего элемента ИЛИ, седьмой и восьмой выходы первого и второго блока матриц элементов И соединены с первой группой входов четвертого элемента

ИЛИ, выходы первого — четвертого элементов ИЛИ связаны с входами седьмого дешифратора, выходы которого связаны .с первой группой входов регистра типа заключения, вторая группа входов которого соединена с выходом элемента ИЛИ-НЕ, а второй управляющий выход первого блока матриц элементов И соединен с дополнительным входом первого и второго коммутаторов, выходы второго и третьего элементов

И подключены к первому и второму дополнительным входам регистра типа заключения, первый выход шифратора номера фигуры силлогизма подключен к управляющим входам первого и второго коммутаторов, второй выход подключен к управляющим входам третьего и четвертого коммутаторов, третий выход подключен к управляющим входам. пятого и шестого коммутаторов, первая и вторая группы выходов первого шифратора типа посылок соединены соответственно с группами информационных входов первого и второго коммутаторов, выходы которых соединены соответственно с входами первого регистра типа посылок, первая и вторая группы выходов второго шифратора типа посылок соединены соот1716529

30

55

50

55 ветственно с группами информационных входов третьего и четвертого коммутаторов, выходы которых соединены соответственно с входами второго регистра типа посылок, информационные входы пятого и шестого коммутаторов соединены соответственно с выходами регистра типа заключения, выходы подключены соответственно к входам дешифратора типа заключения.

Недостатком данного устройства является низкое быстродействие машины, обусловленное последовательным попарным перебором всех разрядов кодов посылок.

Цель изобретения — повышение быстродействия устройства для построения силлогизмов.

За счет замены стратегии последовательного попарного перебора всех разрядов кодов посылок (по принципу "каждый с каждым") аппаратно реализованной стратегией ассоциативного попарного перебора только единичных разрядов кодов посылок (по принципу "каждый единичный с каждым единичным") быстродействие устройства повышено в А раз. п2

Л—

m1 m2 где n — разрядность устройства;

m<, mg — веса кодов (число единичных разрядов в них) соответственно первой и второй посылок.

Иэ теории кодирования известно, что среднестатистический вес большинства используемых в вычислительной технике кодов составляет треть их разрядности, т.е. и=

=3m. Таким образом, среднестатистический коэффициент повышения быстродействия составляет

Л вЂ” — 9 .

m m

При использовании кодов с малыми весами достигаются значения Л =75 — 100.

На фиг, 1 изображена структурная схема устройства для построения силлогизмов; на фиг. 2 — структурная схема блока силлогического умножения; на фиг. 3 — схема коммутатора; на фиг. 4 — схема варианта исполнения матрицы элементов И; на фиг. 5. схема коммутатора. устройство для построения силлогизмов содержит шифраторы 1 типа посылок, коммутаторы 2, блок 3 силлогического умножения, дешифратор 4 типа заключения, блок 5 отображения, шифратор 6 номера фигуры силлогизма. Блок 3 содержит регистр 7 и группы триггеров 8 типа пось1лок, группы 9 элементов И, шифраторы 10, дешифраторы 11, матрицы 12 элементов И, элемент 13 задержки, группу 14 элементов

И, группу 15 элементов ИЛИ, элементы И 16 и 17, элемент ИЛИ 18, генератор 19 тактовых импульсов, входы-выходы 20 — 35, элементы ИЛИ 36, регистр 37 типа заключения, входы-выходы 38-44, элементы ИЛИ 45, элементы ЗАПРЕТ 46, дешифратор 47, коммутаторы 48. элемент ИЛИ-НЕ 49, вход 50 записи.

Выходы дешифратора 4 соединены с входами блока 5, первый выход шифратора

6 подключен к входам первого и второго коммутаторов 2, второй выход — к входам третьего и четвертого коммутаторов 2, третий выход — к входам пятого и шестого коммутаторов 2. Первая и вторая группы выходов шифратора 1l соединены соответственно с группами входов 1 и 2 коммутаторов 2, выходы которых соединены с входами блока 3. Первая и вторая группы выходов шифратора 12 соединены с группами входов

3 и 4 коммутаторов 2, выходы которых соединены с входами блока 3. Входы 5 и 6 коммутаторов 2 соединены с выходами блока 3, выходы которого подключены к входам дешифратора 4. Выходы дешифраторов 11 подключены к входам блока 12, первые выходы блоков 12 подключены к входам элемента И 17, вторые выходы — к входам элемента ИЛИ 18. Выходы блоков 12 связа- ны с входами коммутаторов 48, а дополнительные выходы дешифраторов 1.1 соединены с входами элемента ИЛИ-НЕ 49.

Выходы блоков 12 соединены с входами элементов ИЛИ 36, к которым подключены также выходы коммутаторов 48. Выходы элементов ИЛИ 36 связаны с входами дешифратора 47, выходы которого связаны с входами регистра 37, который также подключен к выходу элемента ИЛИ-НЕ 49, Выходы элементов И 17 и ИЛИ 18 подключены к дополнительным входам регистра 37. Вторые и третьи входы первого и третьего дешифраторов 11 подключены к первому, второму и третьему, четвертому выходам первого шифратора 10 соответственно, вторые и третьи входы второго. и четвертого дешифраторов 11 подключены к первому, второму и третьему, четвертому выходам второго шифратора 10 соответственно. i-й вход первого шифратора 10 подключен к выходу i-ro элемента И группы 9 и через 1-й элемент 13 задержки группы подключен к второму входу I-ro элемента И 14 группы, первые входы которых подключены к выходу элемента И 16, каждый вход которого подключен к инверсному выходу соответствующего триггера 8 группы, каждый i-й триггер которого подключен входом к 1-му выходу регистра 7, а прямым выходом — к входу i-ro и к 1-му инверсному входу j-го

1716529

10 i5

25

35

55 элемента И группы 9, выход которого подключен к соответствующему входу шифратора 10 и к нулевому входу соответствующеготриггера & группы. -аходы триггеров подключены к выходу последнего элемента ИЛИ 15 группы, вторые входы элементов И групп 9 подключены к выходу генератора 19, каждый i-й триггер 8 группы подключен выходом к первому входу

3-го и к инверсному (4+1)-му входу j-го элемента И группы 8. Выход каждого i-го элемента И группы 14 подключен к второму входу (i-1)-го элемента ИЛИ группы 15 и к

R-входу i-го триггера 8 группы, С-входы которых подключены к Ч-входу регистра 7, входу 50 записи, а через элемент 13 задержки — к второму входу последнего элемента

ИЛИ группы 15, причем выход каждого предыдущего элемента ИЛИ группы 15 соединен с первым входом каждого последующего.

Поскольку суть изобретения состоит в новой структуре блока силлогического умножения, то в общем принцип работы устройства для построения силлогизмов аналогичен принципу работы известных силлогических машин.

Принцип работы блока силлогического умножения состоит в следующем.

При поступлении сигнала с входа 50 осуществляется первоначальная запись по входам 0Q-015 кодов типа посылок в регистр триггеров 8 с первого шифратора 1 и в регистр 7 с второго шифратора 1. Задержанный на элемент 13 на время записи информации в регистры 7 и триггеры 8 сигнал проходит через элемент ИЛИ 15 и перезаписывает код из регистра 7 в группу триггеров 8. Единичный потенциал с выхода первого попавшегося триггера 8 группы (повышение разрядности снизу вверх) открывает соответствующий элемент И 9 и закрывает все элементы И 9 старших разрядов, поэтому тактовый импульс с выхода генератора 19 проходит только через один элемент И 9.

Таким образом, унитарный код номера единичного разряда поступает на первый шифратор 10, с выходов которого двоичный код подается на первый и третий дешифраторы 11. Аналогичная операция нахождения младшего единичного разряда регистра триггеров 8 осуществляется на элементах И

9 второй группы. Унитарный код преобразуется в двоичный вторым шифратором 10 и поступает на второй и четвертый дешифраторы 11. По заднему фронту тактового импульса, длительность которого выбрана приблизительно равной времени срабатывания блока умножения (до момента установления промежуточной информации на выходах регистра 37), младший единичный триггер 8 сбрасывается в "0", Каждый последующий тактовый импульс сбрасывает младший в данный момент единичный триггер. После сброса последнего единичного триггера единичные потенциалы с их инверсных выходов открывают элемент И 16, который открывает элементы И 14. Задний фронт тактового импульса с выхода определенного элемента И 9, задержанный Hà соответствующем элементе 13 на время срабатывания триггера и задержки элемента И 16, проходит через соответствующий элемент И 14, обнуляет соответствующий триггер 8 первой группы и, проходя по гребенке элементов ИЛИ 15, восстанавливает в группе триггеров 8 исходный код. Подобная операция восстановления осуществляется каждый раз при переходе к следующему единичному разряду первой группы триггеров 8. Выбранные шины дешифраторов 11 возбуждают в блоке 12 по одному элементу И 14, и на выходе каждого из блоков 12 появляется один возбужденный выход (20-25, 28, 30, 32 или 35). Если в обоих блоках 12 возбуждены выходы 20, то через элемент И 17 в "1" устанавливается первый разряд регистра 37. То же происходит и с последним разрядом, если хотя бы в одном блоке 12 возбужден выход 35. 8 этом случае включается в работу первый или второй коммутаторы 48 (в случае возбуждения выходов 35 у обоих блоков 12 включения не происходит). В каждый такт с блока 12 и коммутаторов 48 появляются единичные потенциалы на нескольких выходах (с 20 по

34). Они шифруются на элементах ИЛИ 36 в

4-разрядный двоичный код, который через дешифратор 47 устанавливает в "1" соответствующий разряд регистра 37. После пересчета пце2 тактов (а1,аг — веса кодов типов посылок, подаваемых на регистры 7 и триггеры 8) на выходе регистра 37 снимается результат, Формула изобретения

Устройство для построения силлогизмов, содержащее два шифратора посылок, дешифратор заключения, бюлок отображения, блок силлогического умножения, шесть коммутаторов и шифратор номера фигуры силлогизма, причем выходы дешифратора заключения подключены к входам блока отображения, первый выход шифратора номера фигуры силлогизма подключен к управляющим входам первого и второго коммутаторов, второй выход шифратора номера фигуры силлогизма подключен к управляющим входам третьего и четвертого коммутаторов, третий выход шифратора но1716529

5

/

50 мера фигуры силлогизма подключен к управляющим входам пятого и шестого коммутаторов, первая и вторая группы выходов первого шифратора посылок подключены соответственно к информационным входам первого и второго коммутаторов, выходы которых подключены соответственно к информационным входам первой и второй групп блока силлогического умножения, первая и вторая группы выходов второго шифратора посылок подключены соответственно к информационным входам третьего и четвертого коммутаторов, выходы которых подключены соответственно к информационным входам третьей и четвертой rpynn блока силлогического умножения, информационные входы пятого и шестого коммутаторов подключены соответственно к выходам первой и второй групп блока силлогического умножения, выходы пятого и шестого коммутаторов подключены соответственно к входам первой и второй групп дешифратора заключения, при этом блок силлогического умножения содержит две группы триггеров, пять дешифраторов, две группы элементов И, две матрицы элементов И, два элемента И, два коммутатора, элемент ИЛИ-НЕ, пять элементов ИЛИ и регистр заключения, причем выходы групп первого и второго дешифраторов подключены соответственно к входам группы первой матрицы элементов И, выходы групп третьего и четвертого дешифраторов подключены соответственно к входам группы второй матрицы элементов И, первые выходы ïåðвой и второй матриц элементов И подключены соответственно к первому и второму входам первого элемента И. второй выход первой матрицы элементов И подключен к первому входу первого элемента ИЛИ и к управляющему входу первого коммутатора, второй выход второй матрицы элементов И подключен к второму входу первого элемента ИЛИ и к управляющему входу второго коммутатора, выход первого дешифратора подключен к первым входам первой матрицы элементов И и элемента ИЛИ-НЕ, выход второго дешифратора подключен к вторым входам первой матрицы элементов И и элемента ИЛИ-НЕ, выход третьего дешифратора подключен к первому входу второй матрицы элементов И и к третьему входу элемента ИЛИ-НЕ, выход четвертого дешифратора подключен к второму входу второй матрицы элементов И и к четвертому входу элемента ИЛИ-НЕ, третий выход первой матрицы элементов И подключен к первому входу второго элемента ИЛИ и к первому информационному входу первого коммутатора, четвертый выход первой матрицы элементов И подключен к второму информационному входу первого коммутатора, к второму входу второго элемента ИЛИ и к первому входу третьего элемента ИЛИ, пятый выход первой матрицы элементов И подключен к третьему информационному входу первого коммутатора,. к третьему входу второго элемента ИЛИ и к первому входу четвертого элемента ИЛИ, третий выход второй матрицы элементов И подключен к четвертому входу второго элемента WIN и к первому информационному входу второго коммутатора, четвертый выход второй матрицы элементов И подключен к второму информационному входу второго коммутатора, к второму входу третьего элемента

ИЛИ и к пятому входу второго элемента

ИЛИ, пятый выход второй матрицы элементов И подключен к третьему информационному входу второго коммутатора, к шестому входу второго элемента ИЛИ и к второму входу четвертого элемента ИЛИ, шестой выход первой матрицы элементов И подключен к четвертому информационному входу первого коммутатора и к первому входу пятого элемента ИЛИ, шестой выход второй матрицы элементов И подключен к четвертому информационному входу второго коммутатора и к второму входу пятого элемента

ИЛИ, седьмой выход первой матрицы элементов И подключен к пятому информационному входу первого коммутатора и к третьему входу третьего элемента ИЛИ, седьмой выход второй матрицы элементов

И подключен к пятому информационному входу второго коммутатора и к четвертому входу третьего элемента ИЛИ, восьмой выход первой матрицы элементов И подключен к шестому информационному входу первого коммутатора, к пятому входу третьего элемента ИЛИ и к третьему входу пятого элемента ИЛИ, восьмой выход второй матрицы элементов И подключен к шестому информационному входу второго коммутатора, к шестому входу третьего элемента ИЛИ и к четвертому входу пятого элемента ИЛИ, девятый выход первой матрицы элементов И подключен к третьему входу четвертого элемента ИЛИ и к седьмому информационному входу первого коммутатора, девятый выход второй матрицы элементов И подключен к четвертому входу четвертого элемента ИЛ И и к седьмому информационному входу второго коммутатора, десятый выход первой матрицы элементов И подключен к пятому входу четвертого элемента

ИЛИ, к пятому входу пятого элемента

ИЛИ и к восьмому информационному входу первого коммутатора, десятый выход второй матрицы элементов И подключен

1716529

5

40

50 к шестому входу четвертого элемента

ИЛИ, к шестому входу пятого элемента ИЛИ и к восьмому информационному входу второго коммутатора, первый выход первого коммутатора подключен к седьмым входам третьего и четвертого элементов ИЛИ, первый выход второго коммутатора подключен к восьмым входам третьего и четвертого элементов ИЛИ, второй выход первого коммутатора подключен к девятым входам третьего и четвертого элементов ИЛИ и к седьмому входу пятого элемента ИЛИ, второй выход второго коммутатора подключен к десятым входам третьего и четвертого элементов ИЛИ и к восьмому входу пятого элемента ИЛИ, третий выход первого коммутатора подключен к седьмому входу второго элемента ИЛИ и к девятому входу пятого элемента ИЛИ, третий выход второго коммутатора подключен к восьмому входу второго элемента ИЛИ и к десятому входу пятого элемента ИЛИ, четвертый выход первого коммутатора подключен к девятому входу второго элемента ИЛИ, к одиннадцатым входам третьего, четвертого и пятого элементов ИЛИ, четвертый выход второго коммутатора подключен к десятому входу второго элемента ИЛИ, к двенадцатым входам третьего, четвертого и пятого элементов ИЛИ, пятый выход первого коммутатора подключен к одиннадцатому входу второго элемента ИЛИ и к тринадцатым входам четвертого и пятого элементов ИЛИ, пятый выход второго коммутатора подключен к двенадцатому входу второго элемента ИЛИ и к четырнадцатым входам четвертого и пятого элементов ИЛИ, шестой выход первого коммутатора подключен к пятнадцатым входам второго и четвертого элементов ИЛИ и к тринадцатому входу третьего элемента ИЛИ, шестой выход второго коммутатора подключен к шестнадцатым входам второго и четвертого элементов ИЛИ и к четырнадцатому входу третьего элемента ИЛИ, выходы элементов ИЛИ с второго по пятый подключены к входам пятого дешифратора, выходы которого подключены к информационным входам группы регистра заключения. выход элемента ИЛИ-НЕ подключен к управляющему входу регистра заключения, выходы nepaoro элемента ИЛИ и первого элемента И подключены соответственно к. первому и второму информационным входам регистра заключения,о т л и ч а ю щ е ес я тем, что, с целью повышения быстродействия, в устройстве выходы третьей группы первого шифратора посылок и выходы третьей группы второго шифратора посылок подключены соответственно к информационным входам пятой и шестой групп блока силлогического умножения, выходы третьей группы которого подключены соответственно к входам третьей группы дешифратора заключения, управляющий вход устройства подключен к управляющему входу блока силлогического умножения, при этом блок силлогического умножения содержит регистр посылок, два шифратора, группу элементов задержки, элемент задержки, третью группу элементов И. шестой элемент

ИЛИ, группу элементов ИЛИ и генератор тактовых импульсов, при этом с первого по четвертый выходы первого шифратора подключены соответственно к первому и второму входам первого дешифратора и к первому и второму входам третьего дешифратора, с первого по четвертый выходы второго шифратора подключены соответственно к первому и второму входам второго дешифратора и к первому и второму входам четвертого дешифратора, информационные входы первой, второй и пятой групп блока силлогического умножения подключены соответственно к информационным входам триггеров первой группы, выход k-ro триггера первой группы подключен к k-м входам (k=1,..., N, где N — разрядность кода посылки) групп элементов И с первого по k-й первой группы, выход k-ro элемента И первой группы подключен к k-му входу первого шифратора и к входу k-го элемента задержки группы, информационные входы третьей, четвертой и шестой групп блока силлогического умножения подключены соответственно к информационным входам регистра посылок, выходы которого подключены соответственно к информационным входам триггеров второй группы, прямой выход k-ro триггера второй группы подключен к k-м входам групп элементов И с первого по k-й второй группы, выход k-го элемента И второй группы подключен к k-му входу второго шифратора и к входу установки в "0" k-ro триггера второй группы, инверсные выходы триггеров второй группы подключены к входам второго элемента И, выход которого подключен к первым входам элементов И третьей группы, выход k-го элемента задержки группы подключен к второму входу k-го элемента И третьей группы, выход с-го элемента И третьей группы (c--1, ..., N-1) подключен к входу установки в "0" с-го триггера первой группы и к первому входу с-го элемента ИЛИ группы, выход N-ro элемента И третьей группы подключен к входу установки в "0" N-ro триггера первой группы и к второму входу(й-1)-го элемента

ИЛИ группы. второй вход с-го элемента

ИЛИ группы подключен к выходу (с+1)-ro элемента ИЛИ группы, выход первого эле13

1716529

10 мента ИЛИ группы подключен к первому входу шестого элемента ИЛИ. выход которого подключен к входам синхронизации триггеров второй группы, выход генератора тактовых импульсов подключен к входам элементов И первой и второй групп, управляющий вход блока силлогического умножения подключен к входам синхронизации триггеров первой группы, к входу записисчитывания регистра посылок и к входу элемента задержки, выход которого подключен к второму входу шестого элемента ИЛИ, вы5 ходы первой, второй и третьей групп блока силлогического умножения подключены соответственно к выходам регистра заключения.

1716529

ЗЗ

39 бил

Редактор М,Петрова

Заказ 614 Тираж Подписное

8ЙИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

21

22

23

2Ч

Составитель A.Ïðèøèáñêîé

Техред M.Ìîðãåíòàë Корректор T Палии

Производственно-издательский комбинат "Патент", r Ужгород, ул,Гагарина, 101