Интегратор

 

Изобретение относится к аналоговой информационно-измерительной технике и может быть использовано при построении аналоговых и цифроаналоговых устройств, в частности в устройствах для усреднения сигналов, в интегрирующих вольтметрах и т.д. Цель изобретения - повышение точности интегрирования. Поставленная цель достигается за счет введения в устройство пятого и шестого компараторов, аналогового инвертора, регистратора масштаба результата интегрирования, первого и второго коммутаторов, третьего ключа, блока вычитания и блока управления, который имеет оригинальную схему выполнения. Высокая точность интегрирования достигается, в частности , за счет малой длительности переходных процессов перезаряда интегрирующего конденсатора в цепи обратной связи первого операционного усилителя. 2 з.п-. ф-лы, 4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (s1)s G 06 G 7/186

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4471381/24 (22) 09.08.88 (46) 23.04.92. Бюл. ¹ 15 (71) Самарский авиационный институт им. акад. С.П.Королева (72) В.А.Медников и А.Н.Порынов (53) 681.335 (088.8) (56) Авторское свидетельство СССР

N 1298775, кл. G 06 G 7/186, 1985.

Авторское свидетельство СССР

N 1401485, кл. G 06 G 7/186, 1986, (54) ИНТЕГРАТОР (57) Изобретение относится к аналоговой информационно-измерительной технике и может быть использовано при построении аналоговых и цифроаналоговых устройств, в

Изобретение относится к аналоговой информационно-измерительной технике и может быть использовано при построении аналоговых и цифроаналоговых устройств, в частности в устройствах для усреднения сигналов, в интегрирующих вольтметрах и т.д.

Известен интегратор, содержащий два операционных усилителя, два масштабных резистора, два интегрирующих конденсатора, аналоговый запоминающий блок, два ключа, двухпозиционный переключатель, блок синхронизации, источник задания начальных условий.

Недостатком известного устройства является малый динамический диапазон измерений входных сигналов.

Наиболее близким по технической сущности к предлагаемому является интегратор, содержащий два операционных частности в устройствах для усреднения сигналов, в интегрирующих вольтметрах и т.д. Цель изобретения — повышение точности интегрирования. Поставленная цель достигается за счет введения в устройство пятого и шестого компараторов, аналогового инвертора, регистратора масштаба результата интегрирования, первого и второго коммутаторов, третьего ключа, блока вычитания и блока управления, который имеет оригинальную схему выполнения. Высокая точность интегрирования достигается, в частности, за счет малой длительности переход-ных процессов перезаряда интегрирующего конденсатора в цепи обратной связи первого операционного усилителя. 2 з.п: ф-лы, 4 ил. усилителя, входной резистор, вспомогательный резистор, два интегрирующих конденсатора, аналоговый запоминающий блок, два ключа, переключатель, блок синхронизации, источник задания начальных условий, дешифратор, реверсивный счетчик, дополнительные интегрирующие конденсаторы, блок переключателей, разрядные резисторы, четыре компаратора, элемент

ИЛИ, элемент И, задатчик опорных напряжений. Блок синхронизации содержит два одновибратора и элемент И. Аналоговый запоминающий блок выполней на накопительном конденсаторе и ключе.

Недостатком известного устройства является низкая точность измерения интеграла сигнала, обусловленная значительной длительностью переходных процессов перезаряда дополнительных интегрирующих конденсаторов большой. емкости (возрастэ1728871 ющей по мере роста поддиапазона интегрирования) при их коммутации соответствующими ключами блока переключателей. При этом дополнительному снижению точности в известном устройстве способствует значительный уровень помех по входным цепям первого операционного усилителя, обусловленный большими токами коммутации во время перезаряда дополнительных интегрирующих конденсаторов большой емкости. Значительные токи перезаряда последних повышают нагрузку на соответствующие ключи блока переключателей. Работа элементов известного устройства в тяжелом режиме требует дополнительных средств термостабилизации, отсутствие которых ведет к дополнительному снижению точности интегрирования.

Цель изобретения — повышение точности интегрирования.

Поставленная цель достигается тем, что в интегратор, содержащий первый операционный усилитель, выход. которого через первый интегрирующий конденсатор соединен с его инвертирующим входом, а неинвертирующий вход первого операционного усилителя подключен к общей шине интегратора, . выход первого операционного усилителя соединен также с первым выходом источника задания начальных условий, с первыми входами первого, второго, третьего и четвертого компараторов, вторые входы которых подключены к соответствующим выходам задатчика опорных напряжений, второй операционный усилитель, выход которого через последовательно соединенные вспомогательный резистор и второй интегрирующий конденсатор подключен к первому информационному входу первого переключателя, второй информационный вход которого соединен с выходом второго операционного усилителя, выход первого переключателя подключен к инвертирующему входу второго операционного усилителя, неинвертирующий вход которого соединен с общей шиной интегратора, инвертирующий вход первого операционного усилителя соединен с выходом первого ключа, информационный вход которого подключен к первому информационному входу первого переключателя и к первому выводу входного резистора, управляющие входы первого ключа и первого переключателя объединены и подключены к первому выходу блока синхронизации, второй выход ис.точника задания начальных условий подключен к выходу второго ключа, информационный вход которого соединен с инвертирующим входом первого операционного усилителя, второй выход блока синхронизации подключен к входу управления записью аналогового запоминающего блока, выход которого является аналоговым выходом интегратора, третий выход блока синхрониза5 ции соединен с управляющим входом второго ключа и с входом управления записью реверсивного счетчика, установочные входы которого являются входом задания масштаба начальных условий интегратора, а разрядные

10 выходы реверсивного счетчика соединены с входами дешифратора, вход. блока синхронизации подключен к входу запуска интегратора, дополнительно введены пятый и шестой компараторы, аналоговый инвертор, регист15 ратор масштаба результата интегрирования, кодоуправляемое сопротивление, второй переключатель, первый и второй коммутаторы, третий ключ, блок вычитания и блок управления, первый, второй, третий, четвертый и

20 пятый выходы которого соединены соответственно с входом прямого счета реверсивного счетчика, с входом обратного- счета реверсивного счетчика, с первым управляющим входом первого коммутатора, с первым

25 управляющим входом второго коммутатора, с вторым управляющим входом второго коммутатора, а шестой выход блока управления подключен к управляющему входу третьего ключа, к управляющему входу второго пере30 ключателя и к второму управляющему входу первого коммутатора, первый информационный вход которого соединен с информационным входом интегратора, с первым входом пятого компаратора и через аналого35 вый инвертор подключен к второму информационному входу первого коммутатора, выход которого соединен с информационным входом кодоуправляемого сопротивления, выход которого подключен к второму выводу

40 входного резистора, управляющий вход кодоуправляемого сопротивления соединен с выходом дешифратора, вход которого через регистратор масштаба результата интегрирования подключен к выходу кода масштаба

45 интегрирования интегратора, входуправления записью регистратора масштаба результата интегрирования соединен с вторым выходом блока синхронизации, выход пятого компаратора подключен к перво50 му входу блока управления, второй, третий и четвертый входы которого соединены соответственно с выходом знакового разряда реверсивного счетчика, с первым выходом блока синхронизации и с выходом шестого

55 компаратора, первый вход которого подключен к выходу первого операционного усилителя, а второй вход шестого компаратора соединен с вторым входом пятого компаратора и подключен к общей шине интегратора, пятый, шестой, седьмой и

1728871 восьмой входы блока управления соединены с выходами соответственно первого, второго, третьего и четвертого KoMllBpBTopoB, пятый и шестой выходы задатчика опорных напряжений подключены соответственно к 5 первому и второму информационным входам второго коммутатора, выход которого соединен с первым информационным входом второго переключателя, второй информационный вход которого подключен к 10 выходу первого операционного усилителя и к информационному входу третьего ключа, выход которого соединен с первым входом блока вычитания, второй вход которого подключен к выходу второго переключателя, а 15 выход блока вычитания соединен с информационным входом аналогового запоминающего блока.

Причем блок управления содержит счетный триггер, первый и второй 0-тригге- 20 ры, элемент ИЛИ, первый и второй элементы И-НЕ, первый и второй элементы И, логический инвертор, одновибратор и логический коммутатор, первый и второй входы которого являются соответственно вторым 25 и первым входами блока управления, третий вход которого соединен с входом обнуления счетного триггера, первый выход логического коммутатора соединен с первым входом элемента ИЛИ и с D-входом 30 первого D-триггера, вход синхронизации которого соединен с входом синхронизации второго D-триггера, с первыми входами первого и второго элементов И-НЕ, с счетным входом счетного триггера и с выходом 35 одновибратора, вход которого подключен к выходу элемента ИЛИ, второй вход которо- . го соединен с вторым выходом логического коммутатора и с D-входом второго 0-триггера, выходы первого и второго 0-триггеров 40 подключены к вторым входам соответственно первого и второго элементов И вЂ” НЕ, выходы которых являются соответственно первым и вторым выходами блока управления, третий выход которого соединен с ин- 45 версным выходом счетного триггера, прямой выход которого подключен к первым входам первого и второго элементов И, четвертый вход блока управления подключен к второму входу первого элемента И и 50 через логический инвертор к второму входу второго элемента И, выходы второго и первого элементов И являются соответственно четвертым и пятым выходами блока управления, шестым выходом которого является пря- 55 мой выход счетного триггера, третьим, четвертым пятым, шестым, седьмым, восьмым и девятым входами логического коммутатора являются соответственно пятый, шестой, седьмой, восьмой и четвертый входы блока управления, прямой и инверсный выходы счетного триггера.

При этом логический коммутатор содержит первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой элементы

И, первый и второй элементы ИЛИ, первый и второй логические инверторы, выходы первого и второго элементов И соединены соответственно с первыми входами первого и второго элементов ИЛИ, вторые входы которых подключены соответственно к выходам четвертого и третьего элементов И, выходы пятого и шестого элементов И соединены с третьими входами соответственно первого и второго элементов ИЛИ, четвертые входы которых подключены к выходам соответственно седьмого и восьмого элементов И, первый вход логического коммутатора соединен с первыми входами третьего, четвертого, пятого и шестого элементов И, второй вход логического коммутатора подключен к первым входам первого и восьмого элементов И, к вторым входам четвертого и шестого элементов И и через первый логический инвертор к первым входам второго и седьмого элементов И и к вторым входам третьего и пятого элементов

И, третий, четвертый, пятый и шестой входы логического коммутатора подключены соответственно к вторым входам первого и второго элементов И, к третьим входам третьего и четвертого элементов И, к третьим входам пятого и шестого элементов И, к вторым входам седьмого и восьмого элементов И, седьмой вход логического коммутатора подключен к четвертым входам третьего и четвертого элементов И и через второй логический инвертор — к четвертым входам пятого и шестого элементов И, восьмой вход логического коммутатора соединен с третьими входами второго и восьмого элементов

И и с пятыми входами четвертого и пятого элементов И, девятый вход логического коммутатора подключен к третьим входам первого и седьмого элементов И и к пятым входам третьего и шестого элементов И, выходы первого и второго элементов ИЛИ являются первым и вторым выходами логического коммутатора соответственно.

Повышение точности интегрирования обусловлено в предложенном устройстве уменьшением времени переходных процессов перезаряда интегрирующего конденса- тора в цепи обратной связи первого операционного усилителя, а также уменьшением уровня помех в его входных цепях из-за малых токов перезаряда названного конденсатора, что достигается благодаря управлению знаком (направлением) и величиной входного тока первого операционно1728871 го усилителя за счет изменения величины сопротивления кодоуправляемого сопротивления цифровым кодом с выхода реверсивного счетчика импульсов через дешифратор с поочередным подключением аналогового входа кодоуправляемого сопротивления к информационному входу интегратора либо непосредственно, либо через аналоговый инвертор, что реализовано в предложенном устройстве благодаря введению новых блоков и связей.

На фиг.1 представлена структурная схема интегратора; на фиг.2 — временные диаграммы, поясняющие его работу; на фиг.3— функциональная схема блока управления; на фиг.4 — временные диаграммы, поясняющие работу блока управления.

Интегратор содержит два операционных усилителя 1 и 2, входной резистор 3, вспомогательный резистор 4, интегрирующие конденсаторы 5 и 6, источник 7 задания начальных условий, задатчик 8 опорных напряжений, аналоговый инвертор 9, два коммутатора 10 и 11, два переключателя 12 и 13, два ключа 14 и 15, управляющий вход последнего выполнен инверсным, кодоуправляемое сопротивление 16, дешифратор 17, реверсивный счетчик 18, блок 19 синхронизации, шесть компараторов 20 — 25, блок 26 вычитания, третий ключ 27, аналоговый запоминающий блок 28, регистратор 29 масштаба результата интегрирования, блок 30 управления, информационный вход 31 интегратора, вход 32 задания масштаба начальных условий интегратора, вход 33 запуска интегратора, аналоговый выход 34 интегратора, выход 35 кода масштаба интегрирования интегратора.

Информационный вход 31 интегратора соединен с первым информационным входом коммутатора 10, с первым входом компаратора 20 и с входом аналогового инвертора 9, связанного своим выходом с вторым информационным входом коммутатора 10, выход которого подключен через последовательно соединенные кодоуправляемое сопротивление 16 и входной резистор 3 к первому информационному входу переключателя 13, выход и второй информационный вход которого соединены соответственно с инвертирующим входом и выходом операционного усилителя 2, связанным через последовательно соединенные вспомогательный резистор 4 и интегрирующий конденсатор 6 с первым информационным входом переключателя 13 и информационным входом ключа

15, выход которого подключен к инвертирующему входу операционного усилителя 1, к первому выводу интегрирующего конденсатора 5 и к информационному входу ключа

14, выход которого соединен с первым выходом источника 7 задания начальных условий, связанного своим вторым выходом с вторым выводом интегрирующего конден5 сатора 5, с первым входом компаратора 25 и с выходом операционного усилителя 1.

Неинвертирующие входы операционных усилителей 1 и 2 связаны с общей шиной интегратора и с вторыми входами компара10 торов 20 и 25, выходы которых соединены соответственно с первым и четвертым входами блока 30 управления, связанного своими первым и вторым выходами с входами соответственно прямого и обратного счета

15 реверсивного счетчика 18, выход знакового разряда которого соединен с вторым входом блока 30 управления, третий вход которого подключен к управляющим входам переключателя 13, ключа 15 и к первому

20 выходу блока 19 синхронизации, соединенного своим входом с входом 33 запуска интегратора, Второй выход блока 19 синхронизации соединен с входами управления записью аналогового запоминающе25 го блока 28 и регистратора 29 масштаба результата интегрирования. Третий выход блока 19 управления связан с управляющим входом ключа 14 и с входом управления записью реверсивного счетчика 18, устано30 вочные входы которого являются входом 32 задания масштаба начальных условий интегратора, выходом 35 кода масштаба интегрирования которого является выход регистратора 29 масштаба результата ин35 тегрирования, информационный вход которого подключен к разрядным выходам реверсивного счетчика 18 и к входу 17 дешифратора, выход которого соединен с управляющим входом кодоуправляемого

40 сопротивления 16. Второй управляющий вход коммутатора 10 подключен к третьему выходу блока 30 управления, четвертый, пятый и шестой выходы которого соединены соответственно с вторым, с первым управ45 ляющим входами коммутатора 11 и с первым управляющим входом коммутатора 10, соединенным с управляющими входами переключателя 12 и ключа 27. Пятый, шестой, седьмой и восьмой входы блока 30 управле50 ния соединены с выходами компараторов соответственно 21, 22, 23 и 24, связанных своими первыми входами соответственно с первым, вторым, третьим и четвертым выходами задатчика 8 опорных напряжений, пя55 тый и шестой выходы которого подключены соответственно к второму и первому информационным входам коммутатора 11, выход которого соединен с вторым информационным входом переключателя 12. Выход операционного усилителя 1 соединен с

1728871

20 блока 30 управления, первым и вторым входами которого являются второй и первый входы логического коммутатора 36, соединенного своими первым и вторым выходами с первыми D-входами триггеров 38 и 39 и с соответствующими входами элемента ИЛИ

40, связанного своим выходом с входом од. новибратора 41, выход которого соединен с первыми входами элементов И вЂ” НЕ 42 и 43, с вторыми входами (синхронизации) тригге25 ров 38 и 39 и с вторым (счетным) входом

30 триггера 37, вход обнуления которого является третьим входом блока 30 управления, четвертый вход которого соединен с седьмым входом логического коммутатора 36, с вторым входом элемента И 44 и через логический инвертор 46 — с вторым входом элемента И 45, выход которого является четвертым выходом блока 30 управления, пятым и шестым выходами которого являют35 ся соответственно выход элемента И 44 и 40 неинвертирующий выход триггера 37, соединенный с первыми входами элементов И

44 и 45 и с восьмым входом логического коммутатора 36, девятый вход которого связан с инвертирующим выходом триггера 37 45 и является третьим выходом блока 30управления, пятый, шестой, седьмой и восьмой входы которого соединены соответственно с третьим, четвертым, пятым и шестым входами логического коммутатора 36. 50

Логический коммутатор 36 может со-. держать (фиг.3) восемь элементов И 47-54; два элемента ИЛИ 55 и 56 и два логических инвертора 57 и 58. Выходы элементов ИЛИ

55 и 56 являются соответственно первым и 55 вторым выходами логического коммутатора

36, первым входом которого является третий вход элемента И 49, соединенный с вторыми входами элементов И 50 и 52 и с четвертым входом элемента И 51, Выход вторыми входами компараторов 21, 22, 23, 24, с первым информационным входом переключателя 12 и через ключ 27 с первым входом блока 26 вычитания, связанного своим вторым входом с выходом переключате- 5 ля 12, Выход блока 26 вычитания соединен с информационным входом аналогового запоминающего блока 28, выход которого подключен к аналоговому выходу 34 интегратора. 10

Блок управления 30 может содержать (фиг.3) логический коммутатор 36, счетный триггер 37, два D-триггера 38 и 39, элемент

ИЛИ 40, одновибратор 41, два элемента ИН Е 42 и 43, два элемента И 44 и 45, логиче- 15 ский инвертор 46. Выходы триггеров 38 и 39 соединены с вторыми входами элементов

И вЂ” НЕ 42 и 43 соответственно, выходы которых являются первым и вторым выходами логического инвертора 57 подключен к вторым входам элементов И 48, 49, 51, 53.

Вторым входом логического коммутатора 36 является вход логического инвертора

57, соединенный с вторыми входами weментов И 47 и 54 и с третьими входами элементов И 50 и 52. Третьим и четвертым входами логического коммутатора 36 являются соответственно первый вход элемента

И 48, соединенный с третьим входом элемента И 47, и первый вход элемента И 50, соединенный с четвертым входом элемента

И 49. Пятым и шестым входами логического коммутатора 36 являются соответственно первый вход элемента И 52, соединенный с третьим входом элемента И 51, и первый вход элемента И 54, соединенный с третьим входом элемента И 53. Выходы элементов И

47, 50, 51 и 53 подключены к соответствующим входам элемента ИЛИ 55. Выходы элементов И 48, 49, 52 и 54 связаны с соответствующими входами элемента ИЛИ

56. Седьмым входом логического коммутатора является вход логического инвертора

58, соединенный с пятыми входами элементов И 49 и 50, а выходлогического инвертора

58 подключен к пятым входам элементов И

51 и 52, Восьмым входом логического коммутатора 36 является первый вход элемента

И 51, соединенный с четвертым входом элемента И 50 и с третьими входами элементов

И 48 и 54, а девятым входом логического коммутатора 36 являются первые входы элементов И 47, 48, 53, соединенные с четвертым входом элемента И 52.

Задатчик 8 опорных напряжений может содержать двухполярный источник опорного напряжения и два делителя напряжения.

Первый выход источника опорного напряжения подключен к входу первого делителя напряжения и является шестым выходом задатчика 8 опорных напряжений, пятым выходом которого является второй выход (противоположной полярности) источника опорного напряжения, соединенный с входом второго делителя напряжения. Первый и второй выходы первого делителя напряжения являются соответственно первым и вторым выходами задатчика 8 опорных напряжений, третьим и четвертым выходами которого являются соответственно второй и первый выходы второго делителя напряжения. Третий выход источника опорного напряжения соединен с шиной нулевого потенциала.

Делитель напряжения может быть выполнен, например, резистивным, содержащим резисторы, соединенные в последовательную цепь, включенную между входом делителя напряжения и шиной нуле1728871

5

40

55 вого потенциала, связанной через третий резистор с вторым выходом делителя напряжения, первый выход которого соединен с его входом через первый резистор.

Блок вычитания 26 может содержать операционный усилитель, два резистора.

Инвертирующий вход операционного усилителя через резисторы соединен соответственно с первым входом и выходом блока вычитания 26. Выходом последнего является выход операционного усилителя, неинвертирующий вход которого является вторым входом блока 26 вычитания.

Интегратор работает следующим образом, С приходом очередного импульса U33 управления в момент времени t1 на вход 33 запуска интегратора (фиг.1), он же вход запуска блока 19 синхронизации, на выходах вырабатываются управляющие сигналы

U1g-1, 01я-2, 0и-3 (фиг.2б,в,г) так, что импульс U1g-1 на выходе 1 длиннее импульса

U1g-2 на выходе 2 на время, достаточное для заряда интегрирующего конденсатора 5 до напряжения источника 7 задания начальных условий, Под действием сигнала U1g-1 с первого выхода блока 19 синхронизации ключ 15 размыкается; а переключатель 13 замыкает свой первый информационный вход и выход.

При этом напряжение, полученное интегрирующим конденсатором 5 в процессе интегрирования в предыдущем цикле интегрирования, сохраняется неизменным (фиг.2,е) до момента tz замыкания ключа 14 под действием управляющего сигнала U1g-з, поступающего с выхода 3 блока 19 синхронизации. Одновременно под действием сигнала U1g-1 с первого выхода блока 19 синхронизации на третьем входе блока 30 управления, на его,третьем выходе с момента t1 формируется напряжение уровня логической единицы (фиг.2,с), на четвертом выходе действует напряжение уровня логического нуля (фиг.2,х) и на пятом и шестом выходах блока 30 управления с момента t1 формируются напряжения уровня логического нуля (фиг.2,ф,п). В результате действия напряжения уровня логического нуля с шестого выхода блока 30 управления на управляющем входе переключателя 12 и ключа 27, последний размыкается, а первый информационный вход и выход переключателя 12 замыкаются и выходное напряжение операционного усилителя 1 поступает на вход 2 блока 26 вычитания, а следовательно, и на неинвертирующий вход операционного усилителя, выходное напряжение которого и блока 26 вычитания с момента t1 повторяют по величине выходное напряжение операционного усилителя 1, так как при разомкнутом входе 1 блока 26 вычитания операционный усилитель работает в режиме повторителя напряжения.

Так как в интервале времени от t1 до tz на входы управления записью регистратора

29 масштаба и аналогового запоминающего блока 28 поступает импульс управления

U1g-2 с второго выхода блока 19 синхронизации, то выходное напряжение блока 26 вычитания, равное напряжению на конденсаторе 5, определенному величиной интеграла входного напряжения за предыдущий цикл измерения, запоминается в аналоговом запоминающем блоке 28, с выхода которого оно поступает на аналоговый выход

34 интегратора (фиг.2,ш).

Под действием напряжения уровня логической единицы, поступившего с третьего выхода блока 30 управления на второй управляющий вход коммутатора 10, последний с момента t1 замыкает свой второй информационный вход и выход, и напряжение входного сигнала, инвертированное аналоговым инвертором 9, поступает на вход кодоуправляемого сопротивления 16, После окончания импульса U1g-2 на втором выходе блока 19 синхронизации и в течение оставшейся части импульса U1g-1 на его первом выходе вырабатывается импульс управления U1g-3 на третьем выходе блока

19 синхронизации (фиг.2,r), под действием которого замыкается ключ 14 и заносится начальный код GHaq, масштаба с входа 32 задания масштаба начальных условий в реверсивный счетчик 18. (B частном случае, если интегрирование исследуемого сигнала начинается с первого поддиапазона интегрирования, то в счетчик 18 заносится нулевой код Guau. = Go1) Начальный код Gnat. воздействует через дешифратор 17 на управляющий вход кодоуправляемого сопротивления 16, устанавливая его coПРОтИВЛЕНИЕ ВЕЛИЧИНОЙ R1e(anal.1. С МОМЕНта замыкания ключа 14 интегрирующий конденсатор 5 заряжается до напряжения От, равного напряжению источника 7 задания начальных условий (фиг.2,е).

B течение времени действия импульса

U1g-1 на первом выходе блока 19 синхронизации (фиг.2,б) коммутация переключателя

13 приводит к образованию вспомогательного интегратора на элементах 2, 16, 3, 4, 6, при этом напряжение 0е на конденсаторе 6 под действием сигнала -Uax) с выхода аналогового инвертора 9 в момент времени t3 окончания импульса U19-1 с первого выхода блока19 синхронизации становится равным (фиг.2,ж) 13

1728871

13

06 - "ьх л э 6(5ка )+R3) С6 л (1) где Св — величина емкости интегрирующего конденсатора 6;

Вз — величина сопротивления входного резистора 3.

По окончании действия импульса U>g-1 на первом выходе блока 19 синхронизации с момента времени сз ключ 15 замыкается, а переключатель 13 замыкает свой второй информационный вход и выход, замыкая при этом вход и выход операционного усилителя

2. В результате напряжение Uz на выходе операционного усилителя 2 устанавливается равным нулю,.а конденсатор 5 начинает заряжаться с нап ряжения От входн ым током

i1, протекающим с информационного входа

31 интегратора через аналоговый инвертор

9, кодоуправляемое сопротивление,16 и входной резистор 3, а также током!г разряда интегрирующего конденсатора 6. При этом напряжение на выходе операционного усилителя 1 (фиг.2,е) изменяется по закону

0(л)(g e g = т C )(лл(ц с (2)

t,y где От — напряжение на выходе источника задания начальных условий;

С5 — величина емкости конденсатора 5.

Так как входной ток в первом поддиапазоне интегрирования определяется согласно

-"ьх л л(ц 36(C„„1+ R3 (3) t<

j- U,„dt

t(t-Фб t-t.<

0бь <«4.Сб R c

4 6

Е

<б(Сьиои) <1 6 4 (4) то, подставляя выражение в формулу (2), получим

Ы(, ="t

МСт На<«1 й4 С6

«б (6 ««< <<1 б1 5 л 3

j п,„н (5)

<. (<6(С««<а1 Л) Е а ток разряда интегрирующего конденсатора 6 описывается выражением

t — b

Если выбрать R4 Cs (то — бт, то првдпоследним членом в выражении (5) можно пренебречь, тогда

1

U =U+ х

0) H>ct 45 т ф

«6(с<ке«< 1 ъ 5

t 1

<О (u,„„d<+ J u „dt)=u,+M, J u „Йф масштаб ингде М1— (фиг.2,т, момент т5).

Под действием фронта этого инвертированного импульса (т.е. в момент перепадя уровня напряжения инвертированного импульса с нулевого на единичный) реверсивный счетчик 18 изменяет кодовое состояние на выходах 1 в сторону увеличения кода нэ

"5 тегрирования операционного усилителя 1, являющийся масштабом представления напряжения на его выходе и на выходе блока

26 вычитания в первом поддиапаэоне формирования его выходной величины.

При достижении в моменты t4 и ts выходным напряжением операционного усилителя 1 уровней напряжений -U(e-2) и U(a->) с выходов 2 и 1 задатчика 8 опорных напряжений (фиг.2,е) уровень выходного напря25 жения компаратора 22 изменяется с логической единицы на логический нуль (фиг.2,з, момент t4), а на выходе компаратора 21 в момент tg формируется импульс напряжения уровня логической единицы

30 (фиг.2,и, момент ts) поступающий на пя-. тый вход блока 30 управления, на первый вход которого поступает в это же время напряжение уровня логической единицы с выхода компаратора 20 (см. фиг.2,м) при

35 условии действия в момент 15 на информационном входе 31 интегратора и на первом входе компаратора 20 исследуемого сигнала положительной полярности (для удобства графических построений входной 40 исследуемый сигнал показан постоянным, фиг.2д). В результате с момента времени, отстоящего на короткий интервал те< от Момента 15, на третьем выходе блока 30 управления формируется напряжение уровня

45 логического нуля (фиг.2,с), на пятом и шес, том выходах формируются напряжения уровня логической единицы (фиг.2,ф,п), а на первом выходе блока 30 управления с момента т5 формируется короткий инвертированный импульс, поступающий на вход прямого счета реверсивного счетчика 18

16

1728871

15 единицу младшего разряда (фиг.2,ч), Сформированный выходной код Nz счетчика 18 поступает через дешифратор 17 в виде кода

Gz на управляющий вход кодоуправляемого сопротивления 16, устанавливая новую величину R16(az) его сопротивления.

Так как с момента действия фронта инвертированного импульса на входе прямого счета реверсивного счетчика 18 в счетчике (т.е, на его разрядных выходах) присутствует код, отличный от нулевого, то с этого момента времени на втором выходе знакового разряда реверсивного счетчика 18 устанавливается напряжение уровня логической единицы (фиг.2,н), поступающее на второй вход блока 30 управления.

Одновременно под действием импульса напряжения уровня логической единицы, поступившего с шестого выхода блока 30 управления на управляющие входы ключа

27, переключателя 12 и на первый управляющий вход коммутатора 10, последний замыкает свои первый информационный вход и выход, подключая напряжение входного сигнала Usx, действующее на информационном входе 31 интегратора, к аналоговому входу кодоуправляемого сопротивления 16, новая величина сопротивления В16(62) которого с MQMBHTB действия фронта инвертированного импульса с первого выхода блока

30 управления обеспечивает новую величину протекающего через сопротивление тока ! 1 (! !) в направлении, противоположном направлению тока в первом поддиапазоне интегрирования.

B результате изменяется знак и величина крутизны формируемого операционным усилителем 1 напряжения U(1)(t<< t «c t" коТор0р с начала второго поддиапазона его формирования изменяется с величины напряжения U(1)(t - 1 согласно выражения (фиг.2,е)

U(1) t < t t = U(1)(t-t. — Mz 3 Usx dt, (8)

5 6 где Mz — + — масштаб интег 16(62)+ R8 С5 рирования операционного усилителя 1, являющийся масштабом представления напряжения на его выходе и на выходе блока 26 вычитания во втором поддиапазоне формирования его выходной величины.

Одновременно с момента начала второго поддиапазона интегрирования под действием напряжения уровня логической единицы на управляющих входах переключателя 12 и ключа 27 последний замыкается, а выход переключателя 12 замыкается с его вторым информационным входом. Так5 же с момента начала второго поддиапазона интегрирования замыкаются первый информационный вход и выход коммутатора

11 под действием напряжения единичного уровня, поступившего на его первый управ10 ляющий вход с пятого выхода блока 30 управления. При этом на второй вход блока 26 вычитания подается напряжение 0(8-6) положительной полярности с выхода 6 задатчика 8 опорных напряжений, а на первый

15 вход блока 26 вычитания поступает выходное напряжение операционного усилителя

1. Тогда напряжение на выходе операционного усилителя и на выходе блока 26 вычитания в момент коммутации с первого

20 поддиапазона интегрирования на второй изменяется с

U(26)j М-M =U(1)) t-1 =U7+M1f(() вх С!1 (9)

25 на

U(26)!М-М =0(8-6)-0(26) М-М (10) и с момента начала второго поддиапазона интегрирования формируется по закону (фиг,2,ц)

U(26)(t

У 6,6

С учетом равенства (8), а также выбрав напряжение U(8-6) на шестом выходе задатчика 8 опорных напряжений согласно

U(8-6) = (.)(8-1) + (.)(8-2), (12) где U(8-1) и U(8-2) — напряжения положитель40 ной полярности, действующие соответственно на первом и втором выходах задатчика 8 опорных напряжений, и

1)! г U(8-1) (13)

45 можно определи1ь напряжение на выходе блока 26 вычитания как

+ (S i) (8-2) L (8-t)

=о +ц -Ги—

1 т, БО -м JU,„„(К)-!! м f 0 „Й.

Так как величина напряжения U(8-z) выбрана согласно условия.

U(8-z) = U(e-1)

У (15)

М1 то напряжение на выходе блока 26 вычитания во втором поддиапазоне интегрирования с момента его начала представится в виде

1728871

17

10

20

U(s-2) = U(s-1) Мг (20) 35

55

Ы(26)1g,

Тогда, подставив значение напряжения

0(1)) -, определенное выражением (9) для конца первого поддиапазона интегрирования (этот момент t = tg является и началом второго поддиапазона интегрирования) и выражение (13), получим

0(8-1) = 07+ М1 ft1 Uex dt, (17)

После подстановки полученного последнего выражения для 0(8 -1) в выражение (16) получим значение напряжения на выходе блока 26 вычитания устройства во втором поддиапазоне интегрирования 5

u,+ì, f Ц„,й

ti (26)/ 6(gag 2 М ьх

25 5

=Мг м + ц»й+ Uetdt = М вЂ” + Ц уй (18) с масштабом Мг его представления, дейст- 30 вующим в виде соответствующего цифрового кода на выходах 1 счетчика 18 импульсов (фиг.2,ч).

В момент ts достижения выходным напряжением операционного усилителя 1 величины напряжения 0(8-2), поступающего со второго выхода задатчика 8 опорных напря-жений на первый вход компаратора 22, на выходе последнего формируется импульс напряжения уровня логической единицы .40 (фиг.2,з, момент t6), поступающий на шестой вход блока 30 управления отчего с момента времени, отстоящего на короткий интервал

tU от момента t6, уровни напряжений на его третьем, пятом и шестом выходах изменяются на противоположные (фиг.2,с,ф,п), а на первом выходе блока 30 управления с момента ts формируется короткий инвертиро.ванный импульс, под действием фронта которого (т.е. в момент перепада уровня напряжения инвертированного импульса с нулевого на единичный) код на выходах 1 реверсивного счетчика увеличивается еще на одну единицу младшего разряда, второй информационный вход коммутатора 10 амыкается сего выходом, первый информационный вход переключателя 12 замыкается с его выходом, ключ 27 размыкается, а коммутатор 11 переходит в состояние, в котором его выход не замкнут ни с одним из его информационных входов, так как с момента действия фронта инвертированного импульса напряжения с первого выхода блока 30 управления на первом и втором управляющих входах коммутатора 11 действуют напряжения уровня логического нуля (фиг.2,ф,х), B результате изменяется знак и величина крутизны выходного напряжения, формируемого операционным усилителем 1 (фиг.2,е), которое с начала следующего третьего поддиапазона интегрирования формируется с новым масштабом представления (увеличенным на единицу масштаба по отношению к второму поддиапазону), а напряжение.на выходе блока 26 вычитания повторяет в третьем поддиапазоне интегрирования выходное напряжение операционного усилителя 1 и с начала третьего поддиапазона интегрирования изменяется с величины напряжения U согласно выражения (фиг.2,е)

U(26)) тЬ(1 0(1Ц

Значение масштаба Мз выбрано согласно выполнения условия где U(8-1) — величина напряжения на первом выходе задатчика 8 опорных напряжений, соответствующая интегралу входного сигнала в момент времени окончания второго поддиапазона интегрирования (фиг.2,ц) с учетом масштаба М второго поддиапазона интегрирования

U(s-1) = M2(М + t1 0вх dt). (21) В момент перехода с второго поддиапазона на третий масштаб представления выходного интеграла (т.е. величины напряжения 0(26)1м-м, полученной для конца второго поддиапазона интегрирования и определенной согласно выражения (18) как

0(26)(м-м = Мг(М ft 1 0вх dt) (22) ) 07 изменяется так, что напряжение на выходс блока 26 вычитания в первый момент посл6 изменения кода счетчика 18 становится рав19

1728871

20 ным величине U(26)iM-м, определяемой предыдущим значением U(26)i M-м, промасштабированным величиной отношения масМз штабов М

М2

5 (23) 0(26) M-м = „„0(26)1м-м,, Мз

0(26)1м-м = Мз() J, 0 1,. dt). (24) Выходное напряжение интегратора в момент начала третьего поддиапазона интегрирования становится равным напряже- 20 нию Urg

U(26)i M-м =U(8 2)= Мз (— + /6 О, dt), (25)

От

25 что можно получить, подставив выражение (21) в выражение (20), что и доказывает указанное выше соответствие величины напряжениЯ U(6-2) накопленному интегралу сигнала.

Подставив выражение (25) для U(6-2) в выражение (19), получим выражение для напряжения на выходе операционного усилителя 1 и блока 26 вычитания в третьем поддиапазоне интегрирования.4 t

U(gg )ig g М + +Ups„„d4 4++М U <х!«)1=

1! <б

26) 40

=M м! U«de+ u«d< -Mç —,,„ + u,„dt

Аналогично можно получить выражение для выходного напряжения блока 26 в произвольном i-м поддиапазоне

0(26) = М! (+311 0вх б1), (27)

М1 11 1

50 где М, — масштаб интегрирования операционного усилителя 1, являющийся масштабом представления напряжения на его выходе и на выходе блока 26 вычитания в i-м поддиапазоне формирования его выходной величины или

0(26) = М (07+М1 / 0вх dt). (28)

Выбирая

Таким образом значение выходного напряжения интегратора в начале третьего 10 поддиапазона интегрирования определится как (с учетом подстановки выражения (22) в выражение (23)) М1+ 1 — — а

Mi (29) где р — величина отношения масштабов соседних поддиапазонбв, и учитывая, что

М; М М >4 М, П Мк << (30)

М, М! М Мв M,-<,М < получим в более общем виде выражение для выходного напряжения блока 26 в произвольном i-м поддиапазоне

U -+> =Р (07+М1 / 0»

При возможном изменении знака входного напряжения 0» на информационном входе 31 интегратора, например в интервале времени третьего поддиапазона интегрирования (фиг,2,д, момент т ), уровень напряжения на компараторе 20 изменяется с единичного на нулевой (фиг,2,м, момент t ), знак крутизны выходного напряжения операционного усилителя 1 изменяется на противоположный и при достижении этим напряжением в момент t7 снова величины напряжения 0(6-2) с второго выхода задатчика 8 опорных напряжений (фиг.2,е, момент t7) вновь формируется в момент т7 импульс на выходе того же компаратора 22 (фиг.2,з, момент тт). При этом в отличие от предыдущих циклов работы короткий инвертированный импульс напряжения формируется с момента ст .на втором выходе блока 30 управления (фиг,2,у, момент р), с которого он поступает на вход обратного счета реверсивного счетчика 18, который под действием фронта этого инвертированного импульса уменьшает код на выходах 1 на единицу младшего разряда.

Устройство переходит на работу во втором поддиапазоне интегрирования входного сигнала, в остальном работа блока 30 управления повторяется, заключаясь в изменении последним с начала второго поддиапазона интегрированияуровней напряжений на противоположные на его третьем, пятом и шестом выходах (см. фиг.2,с,ф,п). В результате выходное напряжение операционного усилителя 1 возрастает с начала второго поддиапазона интегрирования с крутизной этого поддиапазона (фиг.2,е), а напряжение на выходе блока 26 вычитания в момент коммутации с третьего поддиапазона интегрирования на второй меняется с 0(26)1м-м на

0(26)1м-M и изменяется с начала второго

1728871

5

45

55 поддиапазона с величины напряжения

U(m) M-м1. с масштабом его представления (фиг.2,ц,ч), соответствующим масштабу М2 представления выходного напряжения блока 26 вычитания интегратора во втором поддиапазоне интегрирования.

В момент ta выходное напряжение операционного усилителя 1 достигает уровня

U(8-1) (фиг.2,е, момент t8). С момента действия фронта инвертированного импульса, сформированного в момент t8 на втором выходе блока 30 управления (фиг.2,у), выходное напряжение операционного усилителя

1 и повторяющее его напряжение на выходе блока 26 вычитания формируются в первом поддиапазоне интегрирования с масштабом М1 его представления, действующим с начала первого поддиапазона интегрирования в виде нулевого цифрового кода Go1 на выходах 1 реверсивного счетчика 18 (фиг.2,ч), в результате чего на втором выходе знакового разряда реверсивного счетчика

18 с момента начала первого поддиапазона интегрирования формируется напряжение уровня логического нуля (фиг.2,н).

При сохранении отрицательной полярности исследуемого напряжения на информационном входе 31 интегратора (фиг,2,д) выходное напряжение операционного усилителя 1 с момента tp уходит в область отрицательных значений (фиг.2,е, моменты t > y).

В области отрицательных значении выходного напряжения операционного усилителя 1 процессы повторяются симметрично рассмотренным с тем лишь отличием, что сравнение выходного напряжения операционного усилителя 1 производится компараторами 24 и 23 с отрицательными уровнями напряжений U(8-4) и U(8-3), поступающими на вторые входы соответствующих компараторов с четвертого и третьего выходов задатчика 8 опорных напряжений, При этом в моменты t11 и t12 последовател ьн ого поступ-. ления во времени выходных импульсов компараторов 24 и 23 (фиг.2,л,к, моменты t11, t12) соответственно на восьмой и седьмой входы блока 30 управления на первом выходе последнего в моменты 111 и t12 формируются короткие инвертированные импульсы (фиг.2,т, моменты t11, t1z), под действием фронтов которых одновременно изменяются на противоположные уровни напряжений на третьем и шестом выходах блока 30 управления (фиг.2, ср), а также изменяется на противоположный уровень напряжения на четвертом выходе блока 30 управления (фиг.2,х). Импульс напряжения уровня логической единицы, сформированный в течение второго диапазона интегрирования на четвертом выходе блока 30 управления, поступает на второй управляющий вход коммутатора 11, второй информационный вход и выход которого замыкаются под действием этого импульса. В результате на второй вход блока 26 вычитания через замкнутые второй информационный вход и выход переключателя 12 и коммутатора 11 поступает напряжение отрицательного уровня U(8-5) с пятого выхода задатчика 8 опорных напряжений одновременно с действием на первом входе блока 26 вычитания выходного напряжения операционного усилителя 1.

В процессе работы устройства на выходах компараторов 22 и 23 в течение определенных интервалов времени формируются сигналы напряжения уровня, логической единицы, не несущие информацию о смене поддиапазонов интегрирования блоком 30 управления (т.е. сигналы, не являющиеся командными для этого блока). От действия.таких сигналов на внутренние состояния элементов блока 30 управления и на состояние уровней сигналов его выходных напряжений блок 30 управления блокируется напряжениями соответствующего уровня, поступающими на его соответствующие входы, становится невосприимчивым к этим сигналам компараторов 22 и 23 в течение времени действия напряжений, управляющих блокировкой.

Так сигналом напряжения уровня логического нуля, поступающим с второго выхода знакового разряда реверсивного счетчика-1 8 (фиг.2,н) на второй вход блока 30 управления в первых поддиапазонах интегрирования, блок 30 управления приводится в состояние, не чувствительное к сигналу напряжения уровня логической единицы

0(22), поступающему с выхода компаратора

22 в интервале времени 12 — t4 и в интервале времени с момента tg до окончания первого поддиапазона интегрирования (фиг.2,з), а также не чувствительное к сигналу напряжения уровня логической единицы ()(г3), поступающему с выхода компаратора 23 в интервале времени с момента t1 до момента смены первого поддиапазона интегрирования вторым (фиг.2,к) и в интервале времени с момента смены второго поддиапазона интегрирования первым до,момента t1o (при интегрировании входного исследуемого сигнала с уменьшающимся масштабом интегрирования операционного усилителя 1).

В состояние не чувствительное к.напряжению уровня логической единицы с выхода компаратора 23 в интервале времени t1 — ф(фиг.2,к) блок 30 управления приводится сигналом напряжения единичного уровня U(25), поступающим в течение этого интервала времени на четвертый вход блока

1728871

Мреэ. = М1 Ц

30 управления с выхода компаратора 25 (фиг.2,о, моменты t« t< tr,), на выходе которого это напряжение сформировано в результате действия в указанном интервале времени выходного напряжения положительной полярности операционного усилителя 1 на первом входе компаратора 25.

Сформированное с момента t + напря(-жение уровня логического нуля на выходе этого же компаратора 25 (фиг.2,о, моменты

t > t,p) приводит блок 30 управления в состояние,не чувствительное в течение времени его действия к сигналу напряжения ()(22) уровня логической единицы (фиг.2,з, моменты t > tt,), поступающему с выхода компаратора 22 на шестой вход блока 30 управления.

Таким образом к моменту t1y окончания очередного интервала интегрирования и началу последующего на выходе блока 26 вычитания (фиг,2,ц), а следовательно, и на выходе аналогового запоминающего блока

28 (с момента t14 окончания записи в него импульсом U(19-2), поступившим на второй вход блока 28 с второго выхода блока 19 синхронизации; фиг.2,в, моменты t1a — t14) и на аналоговом выходе 34 интегратора (с момента t14) будет напряжение, равное интегралу входного напряжения с учетом масштаба результата интегрирования Mpqg. определяемого кодом N =! — 1 на выходе 35 кода масштаба интегрирования интегратора((фиг,2,щ), поступившим на него с выхода регистратора 29 масштаба, результата интегрирования), и с учетом начальных условий без потери точности при изменении времени интегрирования и без потери входной информации из-за времени, необходимого для установления начальных условий интегратора. Кроме того, на точность интег- рирования не влияют в пределах работоспособности устройства величины емкости интегрирующего конденсатора 6, сопротивления вспомогательного резистора 4 и уровней выходных напряжений задатчика 8 опорных напряжений.

В регистратор 29 масштаба результата интегрирования код N заносится с разрядных выходов реверсивного счетчика 18 под действием импульса U(19-2) (фиг.2,в), посту пившего с момента11з на второй входуправления записью регистратора 29 масштаба результата интегрирования с второго выхода блока 19 синхронизации.

Широкий диапазон (динамический) входных сигналов как по величине, так и по длительности интегрирования достигается

55 в предлагаемом устройстве за счет автома- тического изменения в соответствующих поддиапазонах интегрирования величины и направления входного тока операционного усилителя 1 с помощью автоматического изменения в этих поддиапазонах интегрирования величины сопротивления кодоуправляемого сопротивления 16 и полярности интегрируемого сигнала, поступающего на его информационный вход. При этом перегрузки операционного усилителя нет.

Работа блока 30 управления заключается в следующем.

Сигнал U(19-1) напряжения уровня логической единицы, поступающий через вход 3 блока 30 управления (фиг.4,б) на первый вход обнуления счетного триггера 37 (фиг.3), сбрасывает последний, на его инвертирующем выходе с момента t1 формируется напряжение уровня логической единицы (фиг.4,п), поступающее на третий выход блока 30 управления и через девятый вход логического коммутатора 36 — на первые входы его элементов И 47, 49, 53, а также на четвертый вход элемента И 52. Одновременно напряжение нулевого уровня с момента

11 поступает с неинвертирующего выхода счетного триггера 37 на шестой выход блока

30 управления, поступает через вход 8 логического коммутатора 36 на третьи входы элементов И 48, 54, на четвертый и первый входы элементов И 50 — 51, а также на первые входы элементов И 45 и 44, отчего на их выходах присутствуют с момента t1 напряжения нулевого уровня (фиг.4,т,у), поступающие соответственно на четвертый и пятый выходы блока 30 управления, На первом и втором выходах последнего действуют напряжения единичного уровня с выходов элементов И-НЕ 42 и 43 из-за присутствия на первых входах этих элементов И вЂ” НЕ 42 и 43 напряжения уровня логического нуля с выхода невозбужденного одновибратора 41.

В интервале времени t2-t4 на шестом входе блока 30 управления действует импульс напряжения единичного уровня (фиг.4,е), который поступает на первый и четвертый входы элементов И 50 и 49 и не проходит на их выходы, так как на третьем и втором входах элементов И 49 — 50 с момента t действует напряжение нулевого уровня с второго входа блока 30 управления.

В момент tg на пятом входе блока 30 управления уровень напряжения изменяется с нулевого на единичный (фиг.4,д) и поступает на первый и третий входы элементов И

48 и 47. Для прохождения напряжения единич ногоуровня элемент И48закрытнапряжением уровня логического нуля, действующим на его

1728871

26 третьем входе с момента t>, с неинвертирующего выхода счетного триггера 37. Так как на первом и втором входах элемента И 47 к моменту t5 действуют напряжения единичного уровня соответственно с инвертирующего выхода счетного триггера 37 (фиг.4,п) и с первого входа блока 30управления (фиг.4,а), то в момент времени t5 на выходе элемента И

47 формируется напряжение уровня логиче10 ской единицы, поступающее через элемент

ИЛИ 55 и через первый выход логического коммутатора 36 на первый информационный D-вход триггера 38 и через элемент

ИЛИ 40 — на вход одновибратора 41. С

15 момента t5 на выходе одновибратора 41 генерируется импульс напряжения длительноСТЬЮ tu (фИГ.4,Л, U(4>j}, ПОСтУПаЮЩИй На первые входы элементов И вЂ” НЕ 42 и 43, на второй счетный вход С счетного триггера 37, 20 а также на вторые входы С синхронизации ный импульс поступает на первый выход блока 30 управления.

Под действием спада выходнОю положительного импульса одновибратора 41 (отстоящего от его фронта на интервал

45 времени т, ) счетный триггер 37 изводится и на его инвертирующем выходе с момента (t5 + tu ) фОРМИРУЕтСЯ НаПРЯжЕНИЕ УРОВНЯ логического нуля (фиг.4,п), которое, поступая через девятый вход логического коммутатора 36 на первый вход элемента И 47, 50 закрывает его. В результате на выходе элемента И 47 и на выходе элемента ИЛИ 55, а также на первом выходе логического коммутатора 36 формируется в момент (t5 + tu) напряжение нулевого уровня (фиг.4,и, 0(з6-1)), 55 образуя спад его выходного импульса.

Одновременно в момент времени (t5+ Tu) взвоДа счетного тРиггеРа 37 на его неинвертирующем выходе формируется напряжение уровня логической единиD-триггеров 39 и 38. Последний возводится под действием в момент t5фронта импульса напряжения единичного уровня, поступивщего на его второй вход С синхронизации с выхода одновибратора 41 (фиг.4,л, 0(4 при 25 одновременном действии на входе 0-триггера 38 импульса напряжения единичного уровня с первого выхода логического коммутатора 36 (фиг.4,и, 0(з5-<)), и на выходе триггера 38 с момента t5 формируется 30 напряжение уровня логической единицы (фиг.4,м, 0(зв) ых.), поступающее на второй вход элемента И-Н Е 42, на выходе которого с момента lq формируется инвертированный импульс (фиг.4,р, 0(42)BQx.), фронт кото-. 35 рого отстоит от его спада на короткий интервал времени тц, равный длительносит выходного импульса одновибратора 41. С выхода элемента И-НЕ 42 инвертированцы (фиг.4,о), поступающее на шестой выход блока 30 управления, а также поступающее через восьмой вход логического коммутатора 36 на третьи входы элементов И 48 и 54, на первый и четвертый входы элементов И

51 и 50 и на первые входы элементов И 45 и

44. Ка втором входе последнего действует напряжение единичного уровня с четвертого входа блока 30 управления (фиг.4,г, 0(зо)вход4). В результате с момента (15 + tu ) на выходе элемента И 44 формируется напряжение единичного уровня (фиг.4,т), поступающее на пятый выход блока 30 управления. С этого же момента на второй вход блока 30 управления поступает напряжение единичного уровня (фиг.4,в).

В момент времени, to на шестой вход блока 30 управления проходит импульс напряжения уровня логической единицы (фиг,4,е, момент te), который поступает на первый и четвертый входы элементов И 50 и

49. При этом на выход последнего он не проходит, так как элемент И 49 а момент т5 закрыт нулевым уровнем напряжения; поступающего на его первый вход с инверсного выхода счетного триггера 37 (фиг.4,п, момент т5). На втором и третьем входах элемента И 50 в моментт5действуют напряжения уровня логической единицы соответственно с второго и с первого входов блока 30 управления (фиг.4,в,а, момент т5). На четвертом и пятом входах элемента И 50 в момент тб действуют напряжения также единичного уровня cîîòâåòñòâåíío с неинвертирующего выхода счетного триггера 37 (фиг.4,о, момент. т5) и с четвертого входа блока управления (фиг.4,г, момент ts). В результа- . те в момент te на выходе элемента И 50 формируется напряжение уровня логической единицы, которое через элемент ИЛИ

55 поступает на первый. выход логического коммутатора 36 (фиг.4,и, момент т5). С момента т5 работа элемента ИЛИ 40, одновибратора 41, D-триггера 38 и элемента И-НЕ

42, а также счетного триггера 37 повторяет их работу, описанную с момента t5. С момента t5 на выходе элемента И вЂ” НЕ 42 формируется инвертированный импульс напряжения длительностью (фиг.4,р, момент t5). Триггер 37 спадом импульса, пришедшего на его второй (счетный) вход с выхода одновибратора 41; переводится в момент (t5+ т ) в противоположное состояние, при котором на его инвертирующем

ВЫХОДЕ фОРМИРУЕтСЯ В МОМЕНТ (t5+ tu ) Напряжение единичного уровня, поступающее на третий выход блока 30 управления и на вход 9 логического коммутатора 36, а сформированное на неинвертирующем выходе

1728871

28 счетного триггера 37 с момента (М + fu) напряжение нулевого уровня (фиг.4,о) поступает на шестой выход блока 30 управления, на первые входы элементов И 45 и 44, закрывая последний, отчего на выходе элемента И 44 с момента (to+ tu ) формируется напряжение нулевого уровня (фиг.4,т), поступающее на пятый выход блока 30 управления. Напряжение уровня логического нуля поступает с момента (to+ tu ) с неин вертирующего выхода счетного триггера 3? через восьмой вход логического коммутатора

36 на третьи входы элементов И 48 и 54, на первый и четвертый входы элементов И 51 и 50. B результате с момента (to+su) напряжение нулевого уровня формируется на выходе элемента И 51, а следовательно, на выходе элемента ИЛИ 55 и на первом выходе логического коммутатора 36 (фиг.4,и).

При повторном поступлении импульса напряжения единичного уровня с (предыдущего) шестого входа блока 30 управления в момент tj (фиг.4,е, момент tj) на четвертый и первый входы элементов И 49 и 50, последний в момент tj закрыт напряжением нулевого уровня по четвертому входу, поступающим в момент tj с неинвертирующего выхода счетного триггера 37. B момент т7 на первом и втором входах элемента И 49 действуют напряжения единичного уровня соответственно с инвертирующего выхода счетного триггера 37 (фиг,4,п) и с выхода логического инвертора 57, которым проинвертировано напряжение нулевого уровня, действующее на первом входе блока 30 управления в момент tj(фиг.4,а, момент tj), На третьем и пятом входах элемента И 49 в момент tj действуют напряжения единичного уровня, поступающие соответственно с второго и четвертого входов блока управления (фиг.4,в,г, момент 7). В результате на выходе элемента И 49 в момент т формируется напряжение уровня логической единицы, поступающее через элемент ИЛИ 56 и через второй выход логического коммутатора 36 на первый D-вход D-триггера 39 и через элемент ИЛИ 40 на.вход одновибратора 41. Передним фронтом выходного импульса одновибратора 41, поступающим в момент т7 (фиг.4,л) на вторые входы синхронизации D-триггеров 39 и 38, последний сбрасывается с формированием на его выходе напряжения уровня логического нуля (фиг.4,м, момент tj), а триггер 39 взводится, так как на его информационном О-входе действует с момента tj напряжение импульса единичного уровня, Сформированное с момента tj на выходе триггера 39 напряжение уровня логической единицы (фиг.4,н) потупает на второй вход элемента И вЂ” НЕ 43, 5

55 на первом входе которого в момент tj действует импульс уровня логической единицы с выхода одновибратора 41 (фиг.4,л, момент

t7). При этом на выходе элемента И вЂ” Н Е 43 в момент tj формируется инвертированный импульс напряжения (фиг.4,с, момент tj) длительностью ц, поступающий на второй выход блока 30 управления.

Одновременно под воздействием спада Выходного импУльса одновибратора 41 в момент(т7+кц) на счетный входтриггера 37, последний переводится в обратное состояние, при котором на его неин вертирующем выходе с момента (t j+ г ) формируется напряжение единичного уровня, на выходе элемента И 44 с момента (т7+ tu ) формируется напряжение уровня логической единицы (фиг,4,т), а на выходе элемента И 49 с момента (tj + %, ) формируется напряжение нулевого уровня.

В момент времени t>1 на восьмой вход блока 30 управления приходит импульс напряжения уровня логической единицы (фиг.4,з), который через шестой вход логического коммутатора 36 поступает на первый и третий входы элементов И 54 и 53. При этом элемент И 54 закрыт напряжениями нулевого уровня, поступающими на его второй и третий вход соответственно с первого выхода блока 30 управления (фиг,4,а, момент t») и через восьмой вход логического коммутатора 36 с неинвертирующего выхода счетного триггера 37 (фиг,4,О, момент t»).

B момент t» на втором и первом входах элемента И 53 действуют напряжения уровня логической единицы соответственно с выхода логического инвертора 57 и с инвертирующего выхода счетного триггера 37 (фиг.4,п, момент t»). В результате на выходе элемента И 53 в момент t>1 формируется напряжение единичного уровня, поступающее через элемент ИЛИ 5з на первый выход логического коммутатора 36 (фиг.4,и, момент t»). При этом на выходе элемента

И вЂ” Н Е 42 в момент t» формируется инвертированный импульс напряжения длительностью z (фиг.4,р, момент t» ), а счетный триггер 37 взводится спадом этого импульса, на его неинвертирующем выходе с момента (t» + tu ) формируется напряжение уровня логической единицы, а напряжени6 нулевого уровня с инвертирующего выхода триггера 37 с этого же момента времени закрывает элемент И 53.

В момент (t» + tu ) прихода на первые входы элементов И 44 и 45 напряжения единичного уровня с неинвертирующего выхода счетного триггера 37 элемент И 44 находится в закрытом состоянии напряже29

1728871

5

15

25

40

50

55 нием нулевого уровня, поступающим на его второй вход с четвертого входа блока 30 управления (фиг.4,г), а элемент И 45 открыт напряжением уровня логической единицы, поступающим на его второй вход с выхода логического инвертора 46, В результате с момента (т11+ tu ) на выходе элемента И 45 формируется напряжение единичного уровня (фиг.4,у), поступающее на четвертый выход блока 30 управления.

Импульс напряжения единичного уровня, пришедший в момент т1г на седьмой вход блока 30 управления (фиг.4,ж, момент

t z), поступает на третий и первый входы элементов И 51 и 52. Последний закрыт в момент tie напряжениями уровня логического нуля, действующими на его четвертом и третьем входах соответственно с инвертирующего выхода счетного триггера 37 (фиг.4,п, момент tpz) и с первого входа блока

30 управления (фиг.4,а, момент t>z). На первом и втором, четвертом и пятом входах элемента И 51 в момент t12 действуют напряжения единичного уровня соответственно с неинвертирующего выхода счетного триггера 37 (фиг.4,о, момент t>z), с выхода логического инвертора 57, с второго входа блока 30 управления и с выхода логического инвертора 58, инвертирующего сигнал нулевого уровня напряжения с четвертого входа блока 30 управления (фиг.4,г, момент цг). В результате на выходе элемента И 51 в момент т1г формируется напряжение единичного уровня, поступающее через элемент

ИЛИ 55 на первый выход логического коммутатора 36 (фиг.4,и, момент t

Блокировка блоком 30управления некомандных сигналов, действующих в соответствующие моменты времени на его седьмом и шестом входах, производится следующим образом.

Напряжение единичного уровня, приходящее в интервалах времени 11 — 710 с седьмого входа блока 30 управления (фиг.4,ж) на первый и третий входы элементов И 52 и 51, не проходит на их выходы, так как эти элементы закрыты в интервале времени t<-+ напряжением нулевого уровня, поступающим на их пятые входы с выхода логического инвертора 58, инвертирующего единичный сигнал напряжения, поступающий на его вход с четвертого входа блока 30 управления (фиг.4,г, моменты t>< t < tg. В интервале времени t>+» — t10 элементы И 52 и

51 закрыты соответственно по второму и четвертому входам напряжением нулевого уровня с второго входа блока 30 управления (фиг.4,в), которое дублирует закрытие элементов И 52 и 51 также и в интервалах времени тг-(сь+ ru ) и (to+ tu )- y,. В результате на выходах элементов И 52 и 51 в интервале времени t>— - t

Напряжение единичного уровня, приходящее с момента t> tg с шестого входа блока

30 управления (фиг.4,е, моменты t > tg) на первый и четвертый входы элементов И 50 и

49, не проходит на их выходы, так как эти элементы закрыты в интервале времени

t9+t11+ tu) напряжением нулевого уровня, поступающим на третий и второй входы эле нтов И 49 и 50 с второго входа блока ЗЬ правления (фиг.4,в, моменты (ts+ ru) < t (t»+ tu)).В интервале времени с момента t > t, элементы И 49 и 50 закрыты по пятым входам напряжением нулевого уровня, поступающим с момента т,, на их пятые входы с четвертого входа блока управления (фиг.4,г, моменты t > тр), которое дублирует закрытие элементов И 49 и 50 также и в интервале времени t -(т11+ tu ), В результате на выходах элементов И 49 и 50 в интервале времени с момента t > Q не формируются управляющие сигналы напряжения единичного уровня.

Предлагаемое устройство обладает более высокой точностью измерения интеграла сигнала, достигаемой в последнем малой длительностью переходных процессов. пе- . резаряда интегрирующего конденсатора в цепи обратной связи первого операционного усилителя, так как величина емкости этого конденсатора . в предложенном устройстве меньше величин емкостей каждого из дополнительных интегрирующих конденсаторов известного устройства.

Также повышению точности предложенного устройства способствует меньший уровень помех во входных цепях первого операционного усилителя за счет работы предложенного устройства без скачкообразных изменений величины тока разряда интегрирующего конденсатора первого операционного усилителя при смене поддиапазона интегрирования, а следовательно, и без резкого изменения величины токов во входных цепях первого операционного усилителя.

Кроме того, работа предложенного устройства без больших токов перезаряда указанного интегрирующего конденсатора позволяет применить в его времязадающих цепях маломощные ключи, а следовательно, и снизить массу и вес предложенного устройства. В результате этого, а также по причине работоспособности предложен ного устройства без конденсаторов больших величин емкостей последнее обладает более

1728871

32 высокой степенью микроминиатюризации по сравнению с наиболее близким по сущности техническим решением.

Предлагаемое устройство характеризуется меньшей сложностью настройки, так как в последнем более просто и точно можно выполнить и коммутировать набор резисторов.

Предлагаемое устройство обладает более высоким коэффициентом полезного действия, так как меньшее количество электрической энергии преобразуется в тепловую из-за его работы без больших токов разряда интегрирующего конденсатора первого операционного усилителя.

Более высокая надежность предложенного устройства обеспечивается работой его элементов в более облегченном режиме.

Формула изобретения

1. Интегратор, содержащий первый операционный усилитель, выход которого через первый интегрирующий конденсатор соединен с его инвертирующим входом, а неинвертирующий вход первого операционного усилителя подключен к общей шине интегратора, выход первого операционного усилителя соединен также с первым выходом источника задания начальных условий, с первыми входами первого, второго, третьего и четвертого компараторов, вторые входы которых подключены к соответствующим выходам задатчика опорных напряжений, второй операционный усилитель, выход которого через последовательно соединенные. вспомогательный резистор и второй интегрирующий конденсатор подключен к первому информационному входу первого переключателя, второй информационный вход которого соединен с выходом второго операционного усилителя, выход первого переключателя подключен к инвертирующему входу второго операционного усилителя, неинвертирующий вход которого соединен с общей шиной интегратора, инвертирующий вход первого операционного усилителя соединен с выходом первого ключа, информационный вход которого подключен к первому информационному входу первого переключателя и к первому выходу входного резистора, управляющие входы первого ключа и первого переключателя объединены и подключены к первому выходу блока синхронизации, второй выход источника задания начальных условий подключен к выходу второго ключа, информационный вход которого соединен с инвертирующим входом первого операционного усилителя, второй выход блока синхронизации подключен к входу управления записью аналогового запоминающего блока, выход

55 которого является аналоговым выходом устройства, третий выход блока синхронизации соединен с управляющим входом второго ключа и с входом управления записью реверсивного счетчика, установочные входы которого являются входом задания масштаба начальных условий интегратора, а разрядные выходы реверсивного счетчика соединены с входами дешифратора, вход блока синхронизации подключен к входу запуска интегратора, о тл ича ющи и с я тем, что, с целью повышения точности интегрирования, в него введены пятый и шестой компараторы,аналоговый инвертор, регистратор масштаба результата интегрирования, первый и второй коммутаторы, третий ключ, блок вычитания и блок управления, первый, второй, третий, четвертый и пятый выходы которого соединены соответственно с входом прямого счета реверсивного счетчика, с входом обратного счета реверсивного счетчика, с первым управляющим входом первого коммутатора, с первым управляющим входом второго коммутатора, с вторым управляющим входом второго коммутатора, а шестой выход блока управления подключен к управляющему входу третьего ключа, к управляющему входу второго переключателя и к второму управляющему входу первого коммутатора, первый информационный вход которого соединен с информационным входом интегратора, с первым входом пятого компаратора и через аналоговый инвертор подключен к второму информационному входу первого коммутатора, выход которого соединен с информационным входом кодоуправляемого сопротивления, выход которого подключен к второму выводу входного резистора, управляющий вход кодоуправляемого сопротивления соединен с выходом дешифратора, вход которого через регистратор масштаба результата интегрирования подключен к выходу кода масштаба интегрирования интегратора, вход управления записью регистратора масштаба результата интегрирования соединен с вторым выходом блока синхронизации, выход пятого компаратора подключен к первому входу блока управления, второй, третий и четвертый входы которого соединены соответственно с выходом знакового разряда реверсивного счетчика, с первым выходом блока синхронизации и с выходом шестого компаратора, первый вход которого подключен к выходу первого операционного усилителя, а второй вход шестого компаратора объединен с вторым входом пятого компаратора и подключен к общей шине устройства, пятый, шестой, седьмой и вось33

1728871

34 мой входы блока управления соединены с выходами соответственно первого, второго, третьего и четвертого компараторов,.пятый и шестой выходы задатчика опорных напряжений подключены соответственно к первому и второму информационным входам второго коммутатора, выход которого соединен с первым информационным входом второго переключателя, второй информационный вход которого подключен к выходу первого операционного усилителя и к информационному входу третьего ключа, 10 выход которогц соединен с первым входом блока вычитания, второй вход которого подключен к выходу второго переключателя, а

15 элемент ИЛИ, первый и второй элементы

И вЂ” НЕ, первый и второй элементы И, логический инвертор, одновибратор и логический коммутатор, первый и второй входы которого являются соответственно вторым и пер25 вым входами блока управления, третий вход которого соединен с входом обнуления счетного триггера, первый выход логического коммутатора соединен с первым входом элемента ИЛИ и с D-входом первого D-триггера, вход синхронизации которого соеди30 нен с входом синхронизации второго

D-триггера, с первыми входами первого и

35 второго элементов И-НЕ, с счетным входом счетного триггера и с выходом одновибратора, вход которого подключен к выходу элемента ИЛИ, второй вход которого соединен с вторым:выходом логического коммутатора и с D-входом второго D-триггера, выходы

40 первого и второго D-триггеров подключены к вторым входам соответственно первого и второго элементов И вЂ” НЕ, выходы которых являются соответственно первым и вторым

45 выходами блока управления, третий выход которого соединен с инверсным выходом счетного триггера, прямой выход которого подключен к первым входам первого и второго элементов И, четвертый вход блока уп50 равления подключен к второму входу первого элемента и через логический инвертор к второму входу второго элемента И, выходы второго и первого элементов И являются соответственно четвертым и пятым выходами блока управления, шестым выходом которого является прямой выход счет55 выход блока вычитания соединен с информационным входом аналогового запоминающего блока.

2. Интегратор по п.1, о т л и ч а ю щ и йс я тем, что блок управления содержит счет- 20 ный триггер, первый и второй D-триггеры, ного триггера, третьим, четвертым, пятым, шестым, седьмым, восьмым и девятым входами логического коммутатора являются соответственно пятый, шестой, седьмой и восьмой и четвертый входы блока управления, прямой и инверсный выходы счетного триггера.

3. Интегратор по п.2, о т л и ч а ю щ и йс я тем, что логический коммутатор содержит первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой элементы

И, первый и второй элементы ИЛИ, первый и второй логическиа инверторы, выходы первого и второго элементов И соединены соответственно с первыми входами первого и второго элементов ИЛИ, вторые входы которых подключены соответственно к выходам четвертого и третьего элементов И, выходы пятого и шестого элементов И соединены с третьими входами соответственно первого и второго элементов ИЛИ, четвертые входы которых подключены к выходам соответственно седьмого и восьмого элементов И, первый вход логического блока соединен с первыми входами третьего, четвертого, пятого и шестого элементов И, второй вход логического блока подключен к первым входам первого и восьмого элементов И, к вторым входам четвертого и шестого элементов И и через первый логический инвертор к первым входам второго и седьмого элементов И и к вторым входам третьего и пятого элементов И, третий, четвертый, пятый и шестой входы логического коммутатора подключены соответственно к вторым входам первого и второго элементов И, к третьим входам третьего и четвертого элементов И, к третьим-входам пятого и шестого элементов И, к вторым входам седьмого и восьмого элементов И, седьмой вход логического коммутатора подключен к четвертым входам третьего и четвертого элементов И и через второй логический инвертор — к четвертым входам пятого и шестого элементов И, восьмой вход логического коммутатора соединен с третьими входами второго и восьмого элементов И и с пятыми входами четвертого и пятого элементов И, девятый вход логического коммутатора подключен к третьим входам первого и седьмого элементов И и к пятым входам третьего и шестого элементов И, выходы первого и второго элементов ИЛИ являются первым и вторым выходами логического коммутатора соответствен но.

1728871

Фиг. (25 а и(п)

6 ursВ И)6-ъ г И)6, а и(» е u(»

Об.)

"6.) 11

1 1 1

11 1 )1 !1

1 с

I 1l 1!! !

1 1

I 1 . q К.6((В бее 1 щ и(эч) he6(_#_(!

"6,: Иб-Е

Ж и(б)

s um(6ыз

6) uI)o) бы) ,I(uIzl) бык л ural

pl М 2Ч ииа)

)6 6.) . () uI)s)

Юы! () uItu)

Выкб . 0 ussu) был Ъ иао)

N 6u!!l

uI)o)

lI(бы).?

6 1 30)

Р Ьаб

)б 0130)

6)e )) И(бб) бм!

1 1 1!11 (Il I 1 I 1 I I I!!

l! 11 t!! I 1 I! I

1728871

1728871! 1

1 1 !!!

11 II!

1 1I 1 1 1!,!,!!! I I!

1 !! !! !! t

lI II 1!

1 х !!

t !

1 1 II !!

11! !

1l 1 I

1 ll !! !

1 1 !

1, !!

I !! 1! !! г

II 1 I 1 I 1!1! 1!

45

Составител ь А. Поры нов

Редактор .С.Патрушева Тех е М. ред М.Моргентал Корректор Н.Ревская

3 аказ 1409 Тираж

ВНИИПИ Государственного комитета по и

Подписное по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент" . У н т атент, г. Ужгород, ул.Гагарина, 101 а и!зо)

Вх. 7 б u(ao)

Вх.З о Язо)

В !1х.2 О! ЗО)

Вх.Ф)

Е и(ЗО)

Bx(5) ж ЩЗО)

З Вхб

1 1зО) .В 1зо) !

) 36-1

Л !)36-2

)) 1!4)

)1 1!!ЗВ)

Вых.

0 !)И9)

Вых. ар%их. ло! ) р УР7) имВ. В с ЦМ

ых.

m Й4З)

Вих.

9 !)(44)

Вых.

q исч)

Вых

26 t< 1 !В tlI Ь tg ц, tip 1!з tIS

t2 4 !О

Vc, !4 1