Устройство для вычисления остатка по модулю 2 @ +1

 

Изобретение относится к вычислительной технике и может быть использовано для сопряжения устройств, функционирующих в системе остаточных классов, а также в составе средств передачи, использующих модулярные коды. Целью изобретения является повышение быстродействия. Устройство содержит входной регистр 1, преобразователь 2 прямого кода в дополнительный код, сумматор 3 по модулю 2П + 1 и выходной регистр 4. 1 ил

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5!)5 Н 03 M 7/18

ГОСУДАРСТВЕННЫЙ КОМИТЕ1

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4842846/24 (22) 07.05.90 (46) 15.05.92. Бюл. N. 18 (72) Н.И.Червяков и А.А. Оленев (53) 681.3(088.8) (56) Авторское свидетельство СССР

N- 1417192, кл, Н 03 М 7/18, 1987.

Авторское свидетельство СССР

N 1156058, кл. Н 03 М 7/18, 1984.

Изобретение относится к вычислительной технике и может быть использовано для сопряжения вычислительных устройств, функционирующих в системе остаточных классов, а также в составе средств передачи, использующих модулярные коды, Известно устройство для вычисления остатка по модулю, содержащее входной регистр и бистабильный накапливающий сумматор по модулю, входами которого являются и младших разрядных цифр входного регистра, Недостатком известного устройства является низкое быстродействие вычислительного процесса, Наиболее близким < предлагаемому является преобразователь двоичного кода и код системы остагочных классов, содержащий первый и второй регистры, блок умножения на константу по модулю Р; (i =

=1, 2,..., I), сумматор по модулю Р; и (К+1)разрядный входовой регистр, причем выходы старших разрядов входного регистра, где (n+ 1) logzP;, соединены с информационными входами первой группы коммутатора, информационные входы второй группы которого соединены с соответствующими

„,. Ы;„, 1734212 А1 (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ОСТАТКА ПО МОДУЛ Ю 2 "+1 (57) Изобретение относится к вычислительной технике и может быть использовано для сопряжения устройств, функционирующих в системе остаточных классов, а также в составе средств передачи, использующих модулярные коды. Целью изобретения является повышение быстродействия. Устройство содержит входной регистр 1, преобразователь 2 прямого кода в дополнительный код, сумматор

3 по модулю 2" + 1 и выходной регистр 4. 1 ил. выходами второго коммутатора, информационные входы первой и второй групп которого соединены соответственно с выходами первого и второго регистров, информационные входы которых являются выходом преобразователя и соединены с соответствующими выходами сумматора по модулю Рь входы первого слагаемого которого соединены с выходами блока умножения на константу по модулю Рь входы которого соединены с соответствующими выходами первого коммутатора, выход (К—

n)-го разряда входного регистра соединен с первым входом второго слагаемого сумматора по модулю Р, вход сдвига входного регистра, входы приема информации первого и второго регистров, управляющие входы первого и второго коммутаторов соединены с тактовым входом преобразователя, выходы разрядов с (К - n — 1)-го по (K - 2 + 1)-й входного регистра соединены соответственно с входами с второго по и-й второго слагаемого сумматора по модулю Р;.

Недостатком известного устройства является низкое быстродействие вычислительного процесса.

1734212

Целью изобретения является повышение быстродействия вычислительного процесса.

Указанная цель достигается тем, что в устройство, содержащее входной регистр, сумматор по модулю 2" + 1 и выходной регистр, причем информационный вход устройства соединен с информационным входом входного регистра, вход разрешения сдвига которого соединен с первым тактовым входом устройства, второй тактовый вход которого соединен с входом разрешения записи выходного регистра, информационный вход которого соединен с выходом сумматора по модулю 2" + 1, выходы разрядов, с первого по п-й, входного регистра соединены с входами соответствующих разрядов входа первого слагаемого сумматора по модулю 2" + 1, введен преобразователь прямого кода в дополнительный код, причем выходы разрядов с (n + 1)-го по 2п-й входного регистра соединены соответственно с входами разрядов входа преобразователя прямого кода в дополнительный код, выход которого соединен с входом второго слагаемого сумматора по модулю 2"+1, вход третьего слагаемого которого соединен.с выходом выходного регистра и является выходом устройства.

В основу работы предлагаемого устройства положено следу:ощее. Двоичное К-разрядное число Х может быть разделено íà I групп по и разрядов, где и равно степени

Рк = 2" + 1, тогда число X по модулю может быть представлено! Х (г = I ao+ as + am+ „. + al I г, (1) где ао, а1, а,.„,а — группы по п разрядов; ао - n младших разрядов числа X и т,д.

Кодопреобразователь преобразует и разрядов таким образом, чтобы на выходе

его была реализована функция дополнения числа до нужного модуля, т.е.: где i = 2, 4, 6, 8,.„,1г 1, а -1 — n разрядов числа Х.

Таким образом, выражения (1) и (2) позволяют реализовать на сумматоре по модулю с использованием регистра для хранения результата предыдущего действия устройство для получения остатка по модулю, На чертеже приведена схема устройства для вычисления остатка по модулю

2п 1

Устройство содержит входной регистр

1, преобразователь 2 прямого кода в допол5

40 нительный, сумматор 3 по модулю 2" + 1, выходной регистр 4, группу тактовых входов

5.1-5.2, выход 6 устройства.

Входной регистр 1 функционально известный элемент. Выводы младших и разрядов подключены к сумматору 3 по модулю, выводы младших разрядов с n — 1 по 2п разрядов входного регистра подключены к функционально известному элементу преобразователю 2 прямого кода в дополнительный, выходы которого и+ 1 подключены к сумматору по модулю 2 + 1, который является известным функциональным элементом комбинационного типа, выходы сумматора 3 по модулю 2" + 1 подключены к входам выходного регистра 4, а его выход подключен к входам сумматора 3, а также являются выходами 6 устройства, в устройстве также имеются группы тактовых входов

5.1-5,2, тактовый вход 5,1 является входом разрешения сдвига регистра 1, тактовый вход 5.2 соединен с выходным регистром 4, Устройство работает следующим образом.

В исходном состоянии в регистре 1 находится код преобразуемого числа X. Регистр 4 обнулен. На первом такте число ар, предлагаемое и младшими разрядами преобразуемого числа Х, поступает на сумматор 3 по модулю 2" + 1, число а>, определяемое п вторыми разрядами числа

Х, подается на преобразователь 2 прямого кода в дополнительный. С выхода преобразователя 2 прямого кода в дополнительный на вторые входы сумматора 3 по модулю 2" + 1 поступает код дополнения числа до модуля Рк. Таким образом, по окончании переходных процессов на выходе сумматора 3 имеем

I Х I+p = ао + а q I+ Рк, Результат суммирования записывается в момент поступления импульса по входу 5.2 в выходной регистр 4.

На втором такте преобразования в момент поступления импульса по входу 5.1 содержимое регистра 1 сдвигается на 2п разрядов влево и цикл повторяется с добавлением результата предыдущего суммирования, подаваемого с выходного регистра 4.

Окончательный результат преобразования IX I р снимается с выхода регистра 4 на выход 6 устройства.

Быстродействие базового объекта определяется следующим образом.; для преобразования (К+ 1)-разрядного двоичного числа

Х в код системы остаточных классов требуК+ 1 ется (— 1) тактов работы. В то время и

1734212

Формула изобретения

Устройство для вычисления остатка по модулю 2" + 1 (п — четное), содержащее входной регистр, сумматор по модулю 2" + 1 и выходной регистр, причем информационный вход устройства соединен с информационным входом входного регистра, вход разрешения

50

Составитель М.Шелобашова

Техред М.Моргентал Корректор Э.Лончакова

Редактор Ю.Середа

Заказ 1676 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 как в предлагаемом устройстве требуется

К+1 (2 ) тактов работы преобразователя, т.е, 2п быстродействие предлагаемого устройства увеличивается почти в 2 раза, за вычетом времени переходных процессов преобразователя прямого кода в дополнительный.

Преимущество предлагаемого устройства достигается введением преобразователя прямого кода в дополнительный, а также образовавшиеся связи между введенным и имеющимся блоками. сдвига которого соединен с первым тактовым входом устройства, второй тактовый вход которого соединен с входом разрешения записи выходного регистра, информа5 ционный вход которого соединен с выходом сумматора по модулю 2" + 1, выходы разрядов, с первого по п-й, входного регистра соединены с входами соответствующих разрядов входа первого слагаемого сумматора

10 по модулю 2" + 1, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, оно содержит преобразователь прямого кода в дополнительный код, причем выходы разрядов с (n+ 1)-oro по 2п-й входного реги15 стра соединены соответственно с входами разрядов входа преобразователя прямого кода в дополнительный код, выход которого соединен с входом второго слагаемого сумматора по модулю 2" + 1, вход третьего сла20 гаемого которого соединен с выходом регистра и является выходом устройства.