Устройство для полисиллогического вывода

 

Изобретение относится к вычислительной технике и может быть использовано в средствах аппаратной поддержки дедуктивных функций систем управления базами данных и базами знаний. Цель изобретения -- увеличение быстродействия за счет параллельной обработки k-посыльных полисиллогизмов . Поставленная цель достигается тем, что устройство содержит шифраторы 1 типа посылок, коммутаторы 2, блок 3 полисиллогического умножения, дешифратор 4 типа заключения, блок 5 отображения и шифратор 6 номера фигуры полисиллогизма. 6 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)л G 06 F 15/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Фиг.1 (21) 4780813/24 (22) 10,01.90 (46) 23.07.92. Бюл. N 27 (71) Таганрогский радиотехнический институт им. B.Ä.Êàëìûêoeà (72) А.В.Пришибский, В,М.глушань и

В.М. Курейчи к (56) Авторское свидетельство СССР

N 811245, кл. G 06 F 15/00, 1977.

Авторское свидетельство СССР

¹ 1013961, кл, G 06 F 15/00, 1983. (54) УСТРОЙСТВО ДЛЯ ПОЛИСИЛЛОГИЧЕСКОГО ВЫВОДА Ы 1749897 А1 (57) Изобретение относится к вычислительной технике и может быть использовано в средствах аппаратной поддержки дедуктивных функций систем управления базами данных и базами знаний. Цель изобретения

- — увеличение быстродействия за счет парал лельной обработки k-посыльных полисиллогизмов, Поставленная цель достигается тем, что устройство содержит шифраторы 1 типа посылок, коммутаторы 2, блок 3 полисиллогического умножения, дешифратор 4 типа заключения, блок 5 отображения и шифратор 6 номера фигуры полисиллогизма. 6 ил.

1749897

Изобретение относится к вычислительной технике и может быть использовано в средствах аппаратной поддержки дедуктивных функций систем управления базами данных и базами знаний.

Известна силлогистическая машина, содержащая шифраторы типа посылок, устройство управления, дешифратор типа заключения, блок отображения, блок силлогистического умножения, который содержит два регистра типа посылок, два блока сравнения, семь дешифраторов, два счетчика, две группы элементов И, два блока матриц элементов И, три элемента И, два коммутатора, элемент ИЛИ-НЕ, четыре элемента

ИЛИ и регистр типа заключения, Известна силлогистическая машина, содержащая два шифратора типа посылок, устройство управления, дешифратор типа заключения, блок отображения, блок силлогистического умножения, шесть коммутаторов и шифратор номера фигуры силлогизма, причем выходы дешифратора типа заключения соединены с входами блока отображения, блок силлогического умножения содержит два регистра типа посылок, два блока сравнения, семь дешифраторов, два счетчика, две группы элементов И, два блока матриц элементов И, два элемента И, два коммутатора, элемент ИЛИ-НЕ, пять элементов ИЛИ и регистр типа заключения, причем выходы i-го регистра типа посылок связаны с первой группой входов i-го блока сравнения, вторая группа входов которого подключена к выходам i-го дешифратора, входы которого связаны с соответствующими выходами i ãî двоичного счетчика (i = 1, 2), управляющий вход первого счетчика соединен с выходом блока управления, а выходы -го блока сравнения подключены соответственно к i-м входам первого элемента И, выход которого соединен с первыми входами элементов И первой и второй групп и к первым входам j-x дешифраторов ) = 3 — 6), второй и третий входы третьего дешифратора подключены к выходам первого и второго элементов И первой группы, второй и третий входы четвертого дешифратора соединены с выходами третьего и четвертого элементов И первой группы, второй и третий входы пятого дешифратора соединены с выходами первого и второго элементов И второй группы, второй и третий входы шестого дешифратора соединены с выходами третьего и четвертого элементов И второй группы, выходы третьего и шестого дешифраторов подсоединены к входам первого блока матриц элементов И, выходы четвертого и пятого дешифраторов подключены к входам второго блока матриц

55 рому входам пятого элемента ИЛИ, информационные выходы первого блока матриц элементов И связаны с входами первого коммутатора, информационные выходы второго блока матриц элементов И связаны с входами второго коммутатора, а дополнительные выходы j-x дешифраторов подсоединены к входам элемента ИЛИ-НЕ, причем первый — третий информационные выходы первого и второго блоков матриц элементов

И соединены с первой группой входов первого элемента ИЛИ, первая группа выходов первого и второго коммутаторов соединена с второй группой входов первого элемента

ИЛИ, третий — пятый выходы первого и второго блоков матриц элементов И соединены с первой группой входов второго элемента

ИЛИ, вторая группа выходов первого и второго коммутаторов подключена к второй группе входов второго элемента ИЛИ, второй, пятый и шестой выходы первого и второго блоков матриц элементов И соединены с первой группой вхбдов третьего элемента

ИЛИ, третья группа выходов первого и второго коммутаторов соединена с второй группой входов третьего элемента ИЛИ. седьмой и восьмой выходы первого и второго блоков матриц элементов И соединены с первой группой входов четвертого элемента

ИЛИ, выходы первого — четвертого элементов ИЛИ связаны с входами седьмого дешифратора, выходы которого связаны с первой группой входов регистра типа заключения, вторая группа входов которого соединена с выходом элемента ИЛИ-НЕ, а второй управляющий выход первого блока матриц элементов И соединен с дополнительным входом первого и второго коммутаторов, выходы второго и.третьего элементов

И подключены к первому и второму дополнительным входам регистра типа заключения. первый выход шифратора номера фигуры силлогизма подключен к управляющим входам первого и второго коммутаторов, второй выход подключен к управляющим входам третьего и четвертого коммутаторов, третий выход подключен к управляющим входам пятого и шестого коммутаторов, первая и вторая группы выходов первого шифратора типа посылок соединены соответственно с группами информационных входов первого и второго коммутаторов, выходы которых соединены соответственно с входами первого регистра элементов И, первые управляющие выходы первого и второго блоков матриц элементов

И подключены к первому и второму входам второго элемента И, вторые управляющие

5 выходы первого и второго блоков матриц элементов И подключены к первому и вто1749897

55 типа посылок, первая и вторая группы выходов второго шифратора типа посылок соединены соответственно с группами информационных входов третьего и четвертого коммутатОров, выходы которых соединены соответственно с входами второго регистра типа посылок, информационные входы пятого и шестого коммутаторов соединены соответственно с выходами регистра типа заключения, выходы подключены соответственно к входам дешифратора типа заключения.

Недостаток — низкое быстродействие машин при обработке полисиллогизма, обусловленное последовательным сведением k-посыльного полисиллогизма к системе простых силлогизмов, Цель изобретения -увеличение быстродействия устройства за счет параллельной обработки k-посыльных полисиллогизмов.

3а счет распараллеливания процесса обработки полисиллогизма быстродействие устройства повышается в Л раз з + ср + пз ) a+ m гср

« з + пз 2 2 +т =m ср где 7з — время начальной записи посылок в устройстве, Тз 3 T», Tcp — задержка срабатывания устройства (в основном определяется длительностью такта работы блока полисиллогического умножения);

7» — время переписи информации с выхода на вход устройства Тпз = 3 з, m — разрядность устройства;

Для 16-разрядного устройства повышение его быстродействия составляет 256 раз.

На фиг. 1 представлена структурная схема устройства для полисиллогического вывода; на фиг. 2 и 3 — схемы блока полисиллогического умножения; на фиг. 4 — схема узла матриц элементов И, на фиг. 5 и 6— схемы коммутаторов.

Устройство содержит шифраторы 1 типав посылок, коммутаторы 2, блок 3 полисиллогического умножения, дешифратор 4 типа заключения, блок 5 отображения, шифратор 6 номера фигуры полисиллогизма, причем каждый выход шифратора 6 подключен к управляющим входам соответствующего коммутатора 2, две группы выходов каждого шифратора 1 соединены с входами двух соответствующих коммутаторов 2, выходы которых соединены с входами соответствующего регистра 7 блока 3, входы двух последних коммутаторов 2 соединены с выходами регистра 37 блока 3, остальными

45 выходами регистр 37 подключен к дешифрэтору 4, выходами подключенному к входам блока 5, Блок 3 содержит регистры 7 типа посылок, блоки 8 сравнения, дешифраторы

9, двоичные счетчики 10, группу дешифраторов и два дешифратора 11, дешифратор 12, узлы 13 и-мерных матриц элементов И, коммутаторы 14, группы 15 элементов И. элементы И 16 и 17, элемент ИЛИ 18, элемент

ИЛИ-HE 19, входы-выходы 20 — 35, элементы

ИЛИ 36, регистр 37 типа заключения, входывыходы 38 — 44, элементы ИЛИ 45, элементы

ЗАПРЕТ 46, элементы ИЛИ 47 — 51, выходы

52 и 53, генератор 54 тактовых импульсов.

В основном принцип работы предлагаемого устройства заимствован у силлогистической машины, поэтому рассмотрим работу блока 3 полисиллогического умножения. Задаваемые оператором фигуры пол исиллогизма и типы посылок с помощью шифраторов 1 и 6 переводятся в 3- и 16-разрядные коды. Последние подаются (разряды 3 — 6, 11 — 14 через коммутатор 2) в регистры 7 блока 3. Подачей импульсов с генератора 54 нанинается работа блока 3.

Узел 13 представляет собой п-мерную матрицу элементов И. Для п = 3 это куб, состоящий из и страниц (двумерных матриц элементов И, одна из которых изображена на фиг. 3). Каждая страница подключена к соответствующим дешифраторам группы 11 и к соответствующему выходу дешифратора

11 страницы. При n = 4 узел 13 является системой из четырех кубов, управляемых добавленным дешифратором 11 куба. При и

= 5 — это система из 16-ти кубов, разделенных на четыре квадранта по четыре куба в каждом. Выбор квадранта осуществляется добавляемым дешифратором 11 квадранта кубов и т,д. Соответствующие выходы всех страниц узла 13 объединяются в один элементами ИЛИ 47, Также элементами ИЛ И 47 объединяются соответствующие выходы кубов, квадрантов кубов и так далее. чтобы при любом и каждый узел 13 имел не более десяти информационных и четырех дополнительных выходов.

После обнуления всех счетчиков 10, что происходит через 16" тактов, получается результат полисиллогического умножения. Перед началом работы регистр 37 сбрасывается в "0", В каждом такте проверяется наличие "1" на месте, указываемом счетчиками 10 соответственно в регистрах

7. При наличии "1" во всех регистрах двоичный номер этого места через группу 15 элементов И подается на дешифраторы 11. То же происходит с остальными (n-1) номерами, Выбранные шины дешифраторов 11 возбуждают в узле 13 по одному элементу И 17

1749897 и на выходе каждого из узлов 13 появляется один возбужденный выход, Если в обоих узлах 13 возбуждены выходы 20, то через элемент И 17 устанавливается в "1" первый разряд регистра 37, Если хотя бы в одном узле 13 возбужден выход 35, то через элемент ИЛИ 18 устанавливается в "1" последний разряд регистра 37. При этом подключаются коммутаторы 14 (при возбуждении выходов 35 обоих блоков 13 коммутаторы не подключаются). Сигналы с выходов элементов ИЛИ 47 и коммутаторов 14 шифруются на элементах ИЛИ 36 в четырехразрядный двоичный код, который через дешифратор 12 устанавливает в "1" соответствующие разряды регистра 37, После пересчета всех 16" тактов на выходе регистра37 возникает код, который подается (разряда-, ми 3 — 6 и 11 — 14 через коммутаторы 2) на дешифратор 4, управляющий блоком 5.

Формула изобретения

Устройство для полисиллогического вывода, содержащее первый и второй шифраторы типа посылок, первый и второй коммутаторы первой группы, первый и второй коммутаторы второй группы, первый и второй коммутаторы, шифратор номера фигуры полиссилогизма дешифратор типа заключения и блок отображения, причем первый и второй входы типа посылок устройства подключены соответственно к информационным входам первого и второго шифраторов типа посылок, вход номера фигуры полисиллогизма устройства подключен к информационному входу шифратора номера фигуры полисиллогизма, выходы первой и второй групп первого шифратора типа посылок и выходы первой и второй групп второго шифратора типа посылок подключены соответственно к информационным входам первого коммутатора первой группы, первого коммутатора второй группы, второго коммутатора первой группы и второго коммутатора второй группы, первый выход группы шифратора номера фигуры полисиллогизма подключен к управляющим входам первых коммутаторов первой и второй групп, второй выход группы шифратора номера фигуры полисиллогизма подключен к управляющим входам вторых коммутаторов первой и второй групп, выход шифратора номера фигуры полисиллогизма подключен к управляющим входам первого и второго коммутаторов, выходы которых подключены соответственно к информационным входам первой и второй группы дешифратора типа заключения, выходы которого подключены соответственно к входам блока отображения, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия за счет параллельной обработки k-посыльных полисиллогизмов, оно содержит с третьего по k-й шифраторы типа посылок, где k — число посылок полисиллогизма, с

5 третьего по k-й коммутаторы первой группы, с третьего по k-й коммутаторы второй группы и блок полисиллогического умножения, причем входы с третьего по k-й типа посылок устройства подключены соответственно к

10 информационным входам шифраторов типа посылок с третьего по k-й, а-й выход шифратора номера фигуры полисиллогизма (где а

=3, ..., k) подключен к управляющим входам а-х коммутаторов первой и второй группы, 15 выходы первой и второй групп а-го шифратора типа посылок подключены соответственно к информационным входам а-х коммутаторов первой и второй групп, выходы Ь-х коммутаторов первой и второй групп

20 и выходы третьей группы Ь-го (где b = 1, ..., k) шифратора типа посылок подключены соответственно к информационным входам bй групп i блока полисиллогического умножения, выходы первой, второй и третьей

25 групп которого подключены соответственно к информационным входам первого коммутатора, второго коммутатора и к информационным входам третьей группы дешифратора типа заключения, при этом

30 блок полисиллогического умножения содержит kрегистров типа посылок,,k узлов сравнения, с первой по (2k-1)-ю группы дешифраторов, первый, второй и третий дешифраторы, k счетчиков, генератор такто35 вых импульсов, первый и второй узлы матриц элементов И, k групп элементов И, с первого по пятый элементы ИЛИ, первый и второй элементы И, первый и второй коммутаторы, с первого по пятый блоки элементов

40 ИЛИ, элемент ИЛИ-HE и регистр результата, при этом информационные входы Ь-й группы блока полисиллогического умножения подключены к информационным входам

b-ro регистра посылок, выходы которого

45 подключены соответственно к информационным входам первой группы b-го узла сравнения, выход которого подключен к Ь-му входу первого элемента И, выход которого подключен к первым входам элементов И с

50 первой по k-ю группу, к входам синхронизации дешифраторов с первой по (2k-2)-ю групп и к входам синхронизации первого и второго дешифраторов, выход генератора тактовых импульсов подключен к входу за55 писи-считывания регистров типа посылок и к счетному входу первого счетчик, выход переноса р-го счетчика (где р = 1, ..., k-1) подключен к счетному входу (р+1)-го счетчика, информационные выходы первой группы

Ь-го счетчика подключены соответственно к

1749897

10 информационным входам Ь-го дешифратора (2k-1)-й группы, выходы которого подключены соответственно к информационным входам второй группы Ь-ro узла сравнения, выходы групп дешифраторов с первой по (k-1)-й групп и выходы группы первого дешифратора подключены соответственно к входам первой группы первого узла матриц элементов И, выходы первой и второй групп которого подключены соответственно к входам первого и второго блоков элемента

ИЛИ, выходы дешифраторов с-й группы (где с = 1, ..., k-1) подключены соответственно к входам (с+1)-й группы первого узла матриц элементов И и к входам с-й группы третьего блока элементов ИЛИ, выходы групп дешифраторов с k-й по (2k-2)-ю подключены соответственно к входам первой группы второго узла матриц элементов И, выходы первой и второй групп которого подключены соответственно к входам четвертого и пятого элементов ИЛИ, выходы дешифрато- ров (k-1+с)-й группы подключены соответственно к входам (с+1)-й группы второго узла матриц элементов И и к входам (k-1+с)-й 2 группы третьего блока элемента ИЛИ, выход первого дешифратора подключен к входу первого узла матриц элементов И и к первому входу элемента ИЛИ-НЕ, выход второго дешифратора подключен к входу 3 второго узла матриц элементов И и к второму входу элемента ИЛИ-НЕ, выход которого подключен к входу установки в "0" регистра результата, выходы первой, второй и третьй групп которого подключены соответственно 3 к выходам первой, второй и третьей групп блока полисиллогического умножения, информационные выходы второй группы Ь-го счетчика подключены соответственно к вторым входам элементов И b-й группы, выхо- 4 ды элементов И с первого по g/2-й m-й группы (где g — разрядность номера страницы куба, m = 1, „„k-1) подключены соответственно к информационным входам дешифраторов m-й группы, выходы элемен- 4 тов И с (g/2+1)-го по g-й m-й группы подключены соответственно к информационным входам дешифраторов (k-1+m)-группы, выходы элементов И с первого по g/2-й k-й группы подключены к информационным 5 входам первого дешифратора, выходы элементов И с (g/2+1)-го по g-й k-й группы подключены к информационным входам второго дешифратора, выходы третьего блока элементов ИЛИ подключены соответст- 5 венно к входам группы элемента ИЛИ-НЕ, первые выходы первого и пятого блоков эле.ментов ИЛИ подключены соответственно к первому и второму входам второго элемента

И, второй выход первого блока элементов

ИЛИ подключен к управляющему входу первого коммутатора и к первому входу первого элемента ИЛИ, второй выход пятого блока элементов ИЛИ подключен к управляющему

5 входу второго коммутатора и к второму входу первого элемента ИЛИ, выходы второго элемента И и первого элемента ИЛИ подключены соответственно к первому и второму входам записи-считывания регистра

10 результата, третий выход первого блока элементов ИЛИ подключен к первому информационному входу первого коммутатора и к первым входам второго и-третьего элементов ИЛИ, третий выход пятого блока элемен15 тов ИЛИ подключен к первому информационному входу второго коммутатора и к вторым входам второго и третьего элементов ИЛИ, четвертый выход первого блока элементов ИЛИ подключен к второму

20 информационному входу первого коммутатора, к третьему входу второго элемента

ИЛИ и к первому входу четвертого элемента

ИЛИ, четвертый выход пятого блока элементов ИЛИ подключен к второму информаци5 онному входу второго коммутатора, к четвертому входу второго элемента ИЛИ и к второму входу четвертого-элемента ИЛИ, пятый выход первого блока элементов ИЛИ подключен к третьему информационному

0 входу первого коммутатора, к третьему входу четвертого элемента ИЛИ и к первому входу пятого элемента ИЛИ, пятый выход пятого блока элементов ИЛИ подключен к третьему информационному входу второго

5 коммутатора, к четвертому входу элемента

ИЛИ и к второму входу пятого элемента

ИЛИ, первый выход второго блока элементов ИЛИ подключен к четвертому информационному входу первого коммутатора и к

0 третьему входу третьего элемента ИЛ И, первый выход четвертого блока элементов

ИЛИ подключен к четвертому информационному входу второго коммутатора и к четвертому входу третьего элемента ИЛИ, 5 второй выход второго блока элементов ИЛИ подключен к пятому информационному входу первого коммутатора и к третьему входу пятого элемента ИЛИ, второй выход четвертого блока элементов ИЛИ подключен к пя0 тому информационному входу второго коммутатора и к четвертому входу пятого элемента ИЛИ, .третий выход второго блока элементов ИЛИ подключен к шестому информационному входу первого коммутато5 ра, к пятому входу третьего элемента ИЛИ и к пятому входу пятого элемента ИЛИ, третий выход четвертого блока элементов ИЛИ подключен к шестому информационному входу второго коммутатора, к шестому входу третьего элемента ИЛИ и к шестому входу

1749897

12 пятого элемента ИЛИ, четвертый выход второго блока элементов MRM подключен к седьмому информационному входу первого коммутатора и к пятому входу второго элемента ИЛИ, четвертый выход четвертого блока элементов ИЛИ подключен к седьмому информационному входу второго коммутатора и к шестому входу второго элемента

ИЛИ, пятый выход второго блока элементов

ИЛИ подключен к восьмому информационному входу первого коммутатора и к пятому входу четвертого элемента ИЛИ, пятый выход четвертого блока элементов ИЛИ подключен к восьмому информационному входу второго коммутатора и к шестому входу четвертого элемента ИЛИ, первый выход первого коммутатора подключен к седьмому входу второго элемента ИЛИ и к седьмому входу пятого элемента ИЛИ, первый выход второго коммутатора подключен к восьмому входу второго элемента ИЛИ и к восьмому входу пятого элемента ИЛИ, второй вход первого коммутатора подключен к девятому входу второго элемента ИЛИ, к седьмому входу третьего элемента ИЛИ и к девятому входу пятого элемента ИЛИ, второй выход второго коммутатора подключен к десятому входу второго элемента ИЛИ, к восьмому входу третьего элемента ИЛИ и к десятому входу пятого элемента ИЛИ, третий выход первого коммутатора подключен к девятому входу третьего элемента ИЛИ и к седьмому входу четвертого элемента ИЛИ, третий выход второго коммутатора подключен к десятому входу третьего элемента

ИЛИ и к восьмому входу четвертого элемента ИЛИ, четвертый выход первого коммутатора подключен к одиннадцатому входу

5 второго элемента ИЛИ, к одиннадцатому входу третьего элемента ИЛИ и к девятому входу четвертого элемента ИЛИ, четвертый выход коммутатора подключен к двенадцатому входу второго элемента ИЛИ, к двенад10 цатому входу третьего элемента ИЛИ и к десятому входу четвертого элемента ИЛИ, пятый выход первого коммутатора подключен к двенадцатому входу третьего элемента ИЛИ, к одиннадцатому входу четвертого

15 элемента ИЛИ и к одиннадцатому входу пятого элемента ИЛИ, пятый выход второго коммутатора подключен к тринадцатому входу третьего элемента ИЛИ, к двенадцатому входу четвертого элемента ИЛИ и к

20 двенадцатому входу пятого элемента ИЛИ, шестой выход первого коммутатора подключен к тринадцатому входу второго элемента

ИЛИ, к тринадцатому входу четвертого элемента ИЛИ и к тринадцатому входу пятого

25 элемента ИЛИ, шестой выход второго коммутатора подключен к четырнадцатому входу второго элемента ИЛИ, к четырнадцатому входу четвертого элемента ИЛИ и к четырнадцатому входу пятого элемента ИЛИ, выходы

30 элементов ИЛИ с второго по пятый подключены соответственно к информационным входам третьего дешифратора, выходы которого подключены соответственно к информационным входам регистра результата.

1749897

2!

2й

22

26

2!

24

22

1749897

22

28

Lmpl7Hclgb

1749897

2Ь

2Ч

Ф(х2 5

Редактор И.Шулла

Заказ 2596 Тираж, Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101

М

22

2й

2В

Составитель А,Пришибской

Техред М.Моргентал Корректор А.Осауленко