Делитель частоты с управляемым коэффициентом деления
Изобретение относится к импульсной технике и может быть использовано в аппаратуре , предназначенной для синтеза импульсных сигналов. Сущность изобретения: устройство содержит счетчик 1 импульсов, первую группу из п кодовых шин 2 1-2 п. n-входовый элемент И 3, п задатчихов41-4п. п формирователей 5i-5n импульсов, многоразрядный элемент И 6, сумматор 7, накапливающий сумматор 8, блок 9 сравнения двух чисел, триггер 10, входные шины 11,12, выходную шину 13. 1 ил.
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (я)ю Н 03 К 23/00, 23/66
ГОСУДАРСТВЕННЫИ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4813913/21 (22) 13.04.90 (46) 07,11,92. Бюл. ¹ 41 (71) Центральной научно-исследовательский институт "Комета" (72) В.Ю. Беляев (56) 1. Авторское свидетельство СССР
¹784000,,кл. Н 03 К 23/00, 1980, 2. Авторское свидетельство СССР № 1262725, кл. Н 03 К 23/66, 1986.
3. Авторское свидетельство СССР
¹ 1628201, кл, Н 03 К 23/00, 23/66, 1989.
4. Акушский И,Я., Юдицкий Д,И. Машинная арифметика в остаточных классах.
M.: Сов. радио. 1988, с. 77, с. 34.
Я2„„1774493 А1 (54) ДЕЛИТЕЛЬ ЧАСТОТЫ С УПРАВЛЯЕМЫМ КОЭФФИЦИЕНТОМ ДЕЛЕНИЯ (57) Изобретение относится к импульсной технике и может быть использовано в аппаратуре, предназначенной для синтеза импульсных сигналов. Сущность изобретения: устройство содержит счетчик 1 импульсов, первую группу из и кодовых шин 21-2 и, и-входовый элемент И 3, и задатчиков 41-4п, и формирователей 51-5 импульсов. многоразрядный элемент И 6, сумматор 7, накапливающий сумматор 8, блок 9 сравнения двух чисел, триггер 10, входные шины 11, 12, выходную шину 13. 1 ил, Изобретение относится к импульсной технике и может быть использовано в аппаратуре, предназначенной для синтеза импульсных сигналов.
Известен делитель частоты с установкой начального состояния, содержащий счетчик импульсов, два дешифратора и BS— триггер (1).
Недоста гками этого делителя являются низкое быстродействие, определяемое временами установки счетчика импульсов и триггера и временем задержки сигнала в дешифраторах, а также низкая надежность функционирования при больших коэффициентах деления. Последний недостаток определяется большим количеством разрядов счетчика импульсов, что повышает вероятность сбоя в работе делителя.
Известен делитель частоты с переменным коэффициентом деления, содержащий счетчик импульсов, дешифратор, два элемента И вЂ” НЕ, группу элементов И вЂ” НЕ и два инвертора (2).
Недостатками этого делителя являются низкая надежность функционирования и критичность значения коэффициента деления к реальным временам задержки сигналов в логических элементах при значительных делительностях входных импульсов.
Наиболее близким к данному делителю по технической сущности является делитель частоты, содержащий и счетчиков импульсов со взаимно простыми основаниями счета, счетные входы которых соединены с входной шиной, и-входовый элемент И, выход которого соединен с входами обнуления счетчиков импульсов, и переключателей и и мультиплексоров, адресные входы каждого иэ которых соединены с выходами соответствующего счетчика импульсов, а выходы подключены к входам элемента И, при этом один из информационных входов каждого мультиплексора через замкнутые контакты соответствующего переключателя соединен с шиной логической "1" (3).
Недостатком этого делителя является низкое быстродействие, обусловленное тем, что период повторения входных импульсов должен удовлетворять условию
Т> т„+ tv + t + тю,„,, где tet — время задержки сигнала в счетчиках импульсов со счетного входа до выхода старшего разряда; t — время срабатывания мультиплексора; t — время задержки сигнала в элементе И; т ынул — время установки счетчиков импульсов в нулевое состояние по обнуляющему входу, Цель изобретения — повышение быстродействия, б
На чертеже представлена структурная электрическая схема делителя частоты.
Делитель частоты содержит счетчик 1 импульсов, дешифратор 2, элемент И 3, п задатчиков 41,...,4П кодов взаимно простых чисел и и формирователей 51, 5, импульсов, каждый из которых состоит из последовательно включенных многоразрядного элемента И 6, сумматора 7, второй вход которого соединен с выходом задатчика 41 (42,...,4 ) кода, накапливающего сумматора
8, блока 9 сравнения двух чисел, второй вход которого соединен с выходом счетчика 1 импульсов, и триггера 10, выход которого соединен с входом синхронизации сумматора 8. Синхронизирующие входы триггеров
10, входящих в формирователи 51,....5>, соединены с входом счетчика 1 импульсов и подключены к входной шине 11. Входная кодовая шина 12 соединена с входом дешифратора 2, выходы которого подключены к разрядным входам элементов И 6, входяЩИХ В фОРМИРОВатЕЛИ 51,...,5л. ВЫХОДЫ тРИГгеров 10, входящих в формирователи
51„.„5П, соединены с входами элемента И 3, выход которого подключен к одноразрядным входам элементов И б, входящих в состав формирователей 51„,5„.
Накапливающие сумматоры 8 могут быть выполнены в аиде последовательно соединенных в кольцо сумматора и статического регистра.
Многоразрядные элементы И 6 могут быть выполнены как сборка обычных элементов И с объединенными первыми входами, при этом вторые входы обычных элементов И образуют разрядный вход многоразрядного элемента И.
Делитель частоты работает следующим образом, Работа делителя основана на однозначном представлении любого числа в системе остаточных классов со взаимно простыми основаниями N1„.,N> (4). Для этого любое и десятичное число К< П Ц представляется
I =1 совокупностью остатков от деления числа К на каждое NI, Например, если п=3 и N1=5, 82=6, Из=7, то число К=199 представляется системой остатков 4, 1, 3. Единственность представления означает, что не существует другого числа меньше 210, кроме К=199, представимого остатками 4, 1, 3.
В задатчики 41,...,4л кодов соответственно записаны двоичные коды взаимно простых чисел N1....,М,, являющихся основаниями системы остаточных классов. Число и и значения чисел N1,...,Nл определяются максимальным требуемым
1774493
10 значением коэффициента деления частоты для предлагаемого устройства по формуле
Kmax < П йь Задатчики кода могут быть выполнены в виде запоминающих устройств или фиксированных подключением необходимых разрядов кодов к шинам логической "1" и логического "О".
Счетчик 1 импульсов производит счет импульсов, поступающих на входную шину
11, и меняет свое состояние по переднему фронту входного импульса. Счетчик 1 является двоичным с коэффициентом пересчета
M-2 max Ni, где rr — количество выходI н ых разрядов счетчика 1, Сумматор 7 осуществляет суммирование двух m-разрядных чисел по модулю M. Блок 9 производит сравнение двух m-разрядных чисел и вырабатывает на своем выходе единичный потенциал при совпадении этих чисел. Разрядность элемента И 6 также равна m, при этом, если на одноразрядном входе элемента И б присутствует нулевой потенциал, то на его выходах присутствует m-разрядный код числа
"0". При наличии на том же входе единичного потенциала на выходах элемента И б, входящего в формирователь 5ь присутствует m-разрядный код числа Вь формируемого на i-м выходе дешифратора 2. Накапливающий сумматор 8 осуществляет в момент прихода на его синхронизирующий вход заднего фронта импульса суммирование по модулю M числа, уже записанного в накапливающий сумматор 8, и числа, код которого присутствует на выходе сумматора 7.
Дешифратор 2 формирует на своих выходах двоичные коды чисел R =M-N>-Si npu
S;>1 и К =3; при S <1, где I=1,.„,n; Si — остаток от деления числа К (значение требуемого коэффициента деления) на основание Мь Такое формирование осуществляется единственным образом по статической таблице истинности, Практически дешифратор 2 может быть реализован на логических элементах типа И, ИЛИ, НЕ простым проектированием с помощью карт Карно.
Другой вариант реализации дешифратора 2 может быть предложен с использованием
ПЗУ, например, на микросхемах типа
556РТ7. В этом случае вход дешифратора 2 является адресным входом ПЗУ, а выходы дешифратора 2 — в ходами разрядов чисел, хранящихся в ПЗУ. При этом предварительно в ПЗУ жестко записывается таблица истинности дешифратора 2, В исходном состоянии в счетчик 1 импульсов записано какое-то число L 55 формирователь 5ь число (1 -1+Ni)mod M. Ha выходе триггера 10 и на входе элемента И 3 присутствуют нулевые потенциалы. Поэтому на выходе сумматора 7 формируется код числа Йь После прихода на вход 11 Ni-1 импульros на выходе блока 9 формируется единичный потенциал, который по переднему фронту Ni-го входного импульса записывается в триггер 10, после чего на выходе блока 9 вновь устанавливается нулевой потенциал. В момент прихода на вход 11 (юг+1)-го импульса в триггер 1О записывается нулевой потенциал, а число, записанное в накапливающий сумматор 8, увеличивается по модулю М на величину Ni, При этом в счетчике 1 записано число (L+Ni+1)mod M. Таким образом на выходе формирователя 5i формируются импульсы с частотой следования в Ni раз меньше частоты следования импульсов на входе 11 (при наличии нулевого потенциала на выходе элемента И 3), В соответствии с теоремой о единственности представления числа К в системе остаточных классов с основаниями N>,...,N, в момент записи в счетчик 1 какого-то числа Q< M на выходах всех формирователей 5 „,.,5 присутствуют единичные потенциалы, которые формируют на выходе элемента И 3 также единичный потенциал. В этом случае на выходах сумматоров 7, входящих в формирователи 5>,...,5л, присутствуют коды чисел (R1+N1)mod М, ..., (Rn+Nn)mod M соответственно. При записи в счетчик 1 числа 0+1 сумматоры 8, входящие в формирователи 5,...,5n, увеличивают числа, в них записанные, на (Бт+М>)mod M,„.......(Rn Nn)mod М соответственно. При этом на выходе элемента И 3 устанавливается нулевой потенциал, Тем самым происходит запись "начального состояния" в формирователи 51,...,5л. ДаЛЬНЕйШаЯ РабОта фОРМИРОВатЕлей 51,...,5л эквивалентна работе делителей частоты с основаниями М,...,Nn, как описано выше. При этом единичный потенциал на выходе формирователя 5i устанавливается в момент записи в счетчик 1 числа (Q+INi+Ri)mod М, где ) — любое целое неотрицательное число такое, что INi К, и I О при Ri=1. На выходе элемента И 3 в соответствии с теоремой о единственности представления числа К в системе остаточных классов с основаниями N1, Nn единичный потенциал устанавливается в момент записи в счетчик 1 числа (Q+K)mod М. Далее процесс функционирования повторяется. Таким образом, предложенное устройство формиоует на своем выходе импульсы с частотой следования, в К раз меньшей частоты следования импульсов на входе 11, 1774493 Быстродействие рассматриваемого делителя частоты при выполнении его на однотипной элементной базе (времена задержек сигналов в элементах И 3 и 6, сумматоре 7, сумматоре 8, триггере 10 и блоке 9 сравнимы с tc> ) определяется выражением Т> tn + т„„, где т о о — время задержки сигнала в блоке 9, т,е. на г +топнул +(Гм — При реализации предложенного устройства и прототипа. например, на микросхемах серии 533 (счетчик 1 — 533ИЕ7, элемент ИЗ вЂ” 533ЛА2, блок 9 — 5ЗЗСП1, триггер 10— 533ТМ2, сумматор 8 — 533ИМ6 и 533ТМ9, элемент И 6 — 533 ЛАЗ, сумматор 7— 533ИМ6, мультиплексор в прототипе— 533КП15) имеют место следующие соотношения; rc = 47нс; repen =30нс: =20нс, тp5Hyn = 35 нс; т„=45 нс, Таким образом, для прототипа Т>147 нс, а для рассматриваемого устройства Т>77 нс, т.е. выигрыш в быстродействии имеет величину 1,9 раза, При реализации делителя на другой элементной базе относительный выигрыш в быстродействии имеет тот же порядок величины. Формула изобретения Делитель частоты с управляемым коэффициентом деления, содержащий счетчик импульсов, п-входовый элемент И, п формирователей импульсов, первая группа информационных входов каждого из которых подключена к соответствующей кодовой шине, входящей в состав первой группы из и кодовых шин, а выходы каждого из и формирователей импульсов подключены к соответствующим входам п-входового элемента И, выход которого подключен к выходной шине, вторая группа информационных входов первого формирователя импульсов подключена к соответствующим информационным выходам счетчика импульсов, счетный вход которого подключен к входной шине, отл и ча ю щи и с я тем, что, с целью повышения быстродействия, введена вторая группа из и кодовых шин, причем соответствующие информационные выходы счетчика импульсов подключены к второй группе информационных входов каждого из формирователей импульсов с второго по п-й, причем каждый из и формирователей импульсов имеет третью группу информационных входов, вход синхронизации, входуправления, причем входуправления каждого из и формирователей подключен к выходу и-входового элемента И, вход синхронизации — к входной шине, а третья группа информационных входов — к 10 соответствующей кодовой шине, входящей в состав второй группы из и кодовых шин, причем каждый из и формирователей импульсов состоит из многоразрядного элемента И, сумматора, накапливающего сумматора, блока сравнения двух чисел, 0триггера, вход синхранизации которого 20 подключен к входу синхронизации формирователя импульсов, а 0-вход — к выходу блока сравнения двух чисел, первая группа информационных входов которого подклю25 45 чена к информационным выходам накапливающего сумматора, вход синхронизации которого подключен к выходу D-триггера и выходу формирователя импульсов, а группа информационных входов накапливающего сумматора подключена к информационным выходам сумматора, первая группа информационных входов которого подключена к выходам многоразрядного элемента И, а вторая группа информационных входов — к третьей группе информационных входов формирователя, первый вход многоразрядного элемента И подключен к входу управления формирователя импульсов, остальные входы многоразрядного элемента И подключены к первой группе информационных входов формирователя импульсов, а вторая группа информационных входов блока сравнения двух чисел подключена к второй группе информационных входов формирователя. Составитель Л. Клевцова Техред М.Моргентал Корректор В.Петраш Редактор Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина. 101 Заказ 3935 Тираж Подписное ВНИИПИ ГОсударственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., 4/5
