Устройство для обработки растровых изображений

 

Изобретение относится к вычислительной технике и может быть использовано для обработки растровых изображений, в частности для выполнения морфологических операций в реальном масштабе времени. Целью изобретения является повышение быстродействия за счет использования конвеерных операций обработки данных и расширение функциональных возможностей за счет оперативной настройки блоков памяти. Устройство содержит входной регистр 1, два блока 2 и 3 буферной памяти, девять буферных регистров 4 - 12, п блоков 13 памяти, три однонаправленных шинных формирователя 14 - 16, п двунаправленных шинных формирователей 17, регистр 18 состояний , первый 19 и второй 20 дешифраторы . 1 з.п. ф-лы, 9 ил.

СОК.З СОВГТСКИХ

CGЦИ АЛ (.С ТИ i Е CKNX

РГСПУГЛИК (ss>s G 06 F 15/70

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И О ГКРЫТИЯМ

ПРИ ГКНТ СССР

«/

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

CO (21) 4788578/24 (22) 05.02.90 (46) 23.11.92, Бюл, К 43 (71) Конструкторское бюро точного электронного машиностроения (72) В.К.Урбанович, А.П.Перелыгин (56) Патент ЕВП N. 0201261, кл.G 06 F 15/66, опублик. 1986.

Патент ЕВП И 0166270, кл. G 06 F 15/70, опублик,1985, (54) УСТРОЙСТВО ДЛЯ ОБРАБОТКИ PACTPOBblX ИЗОБРАЖЕНИЙ (57) Изобретение относится к вычислительной технике и может быть использовано для обработки растровых изображений, в част«.. Ж,,, П77158 А1 ности для выполнения морфологических операций в реальном масштабе времени.

Целью изобретения является повышение быстродействия за счет использования конвеерных операций обработки данных и расширение функциональных возможностей за счет оперативной настройки блоков памяти.

Устройство содержит входной регистр 1, два блока 2 и 3 буферной памяти, девять буферных регистров 4 — 12, и блоков 13 памяти, три однонаправленных шинных формирователя 14 — 16, и двунаправленных шинных формирователей 17, регистр 18 состояний, первый 19 и второй 20 дешифраторы. I з,п. ф-лы, 9 ил.

1777158

Изобретение относится к вычислительной технике и может быть использовано для обработки растровых изображений, в частности для выполнения морфологических операций в реальном масштабе времени.

Известно устройство (1), которое позволяет выполнять операции морфологического анализа над элементами изображения, однако оно имеет низкую производительность и не обладает возможностью опера- 10 тивной смены программы процессорного

55 элемента, что в целом снижает функциональные возможности устройства.

Наиболее близким (и рототипом) к предлагаемому техническому решению является устройство(2), которое позволяет производить операции морфологического анализа, однако также не обладет возможностью оперативной смены программы процессорного элемента.

Цель изобретения — повышение быстродействия за счет использования конвейерных операций обработки данных и расширение функциональных возможностей за счет расширения класса решаемых задач.

Поставленная цель достигается тем,что в устройство. содержащее два блока буферной памяти и первый блок памяти, введены входной регистр, девять буферных регистров, fl - 1 o/loKQB памяти (где fl — разрядность регистров) три однонаправленных шинных формирователя,п двунаправленных шинных формирователей, регистр состояний, два дешифратора, два элемента ИЛИ и элемент И, причем и выходов первого буферного регистра соединены соответственно с и входами четвертого буферного регистра и с гервым адресным входом каждого из и блоков памяти, и выходов второго буферного регистра соединены соответственно с и вхо дами пятого буферного регистра и с вторым адресным входом каждого из и блоков памяти, и выходов третьего буферного регистра соединены соответственно с и входами шестого буферного регистра и с третьим адресным входом каждого из и блоков памяти, и выходов четвертого буферного регистра соединены соответственно с и входами седьмого буферного регистра и с четвертым адресным входом каждого из п блоков памяти, и выходов пятого буферного регистра соединены соответственно с и входами восьмого буферного регистра и с пятым адресным входом каждого из и блоков памяти, п выходов шестого буферного регистра соединены соответственно с и входами девятого буферного регистра и с шестым адресным входом каждого из и блоков памяти, и выходов седьмого буферного реги15

50 стра соединены с седьмым адресным входом каждого из и блоков памяти, и выходов восьмого буферного регистра соединены с восьмым адресным входом каждого из блоков памяти, и выходов девятого буферного регистра соединены с девятым адресным входом каждого из пблоков памяти,,и выходов первого однонаправленного шинного формирователя соединены соответственно с и входами первого буферного регистра, с и выходами входного регистра и с и входами первого блока буферной памяти, и выходов второго однонаправленного шинного формирователя соединены соответственно c n входами второго буферного регистра, с и выходами первого блока буферной памяти и с п входами второго блока буферной памяти, и выходов третьего однонаправленного шинного формирователя соединены с и входами третьего буферного регистра и с и выходами второго блока буферной памяти, выход i-го (i = 1, и - 1) двунаправленного шинного формирователя соединен с вход/выходом данных i-ro блока памяти и с (i+ 1)-ным информационным входом входного регистра, выход и-ro двунаправленного шинного формирователя соединен с вход/выходом данных 1-lo блока памяти и является выходом результата устройства, а информационный вход входного регистра является информационным входом устройства, информационный вход первого дешифратора соединен с информационным входом второго дешифратора и является адресным входом устройства, вход угравле-, ния второго дешифратора соединен с выходом первого элемента ИЛИ, первый вход которого является входом управления записью устройства, а второй вход соединен со входами управления чтением каждого из двунаправленных шинных формирователей и является входом управления чтением устройства, первый вход элемента И соединен с тактовым входом входного регистра, с тактовыми входами первого и второго блоков буферной памяти и является тактовым входом устройства, первый выход первого дешифратора соединен со входом режима регистра состояний, второй выход первого дешифратора соединен с первым входом второго элемента ИЛИ и с управляющими входами всех однонап-. равленных шинных формирователей. третий выход первого дешифратора соединен со входом управления записью/чтением всех п блоков памяти, выход первого разряда регистра состояний соединен со входами установки входного регистра, первого и второго блоков буферной памяти, выход второго разряда регистра состояний соединен со

1777158 вторым входом элемента И, выход которого соединен со вторым входом второго элемента ИЛИ, выход которого соединен со входами режима всех восьми буферных регистров, информационный вход регистра состояний соединен с информационными входами всех шинных формирователей и является входом данных настройки блоков памяти устройства, управляющий вход первого дешифратора соединен с первым входом первого элемента ИЛИ, выход второго дешифратора соединен с входами управления и двунаправленных шинных формирователей, блок буферной памяти содержит счетчик, триггер, два регистра, два шинных формирователя, два элемента И, два блока памяти, выходы которых соединены с информационными входами первого и ьторого регистров, а адресные входы — с информационным выходом счетчика, выход переноса которого соединен со счетным входом триггера, информационный вход которого соединен с его первым выходом. с первым входом первого элемента и со входом управления второго шинного формирователя и со входом записи второго блока памяти. Выход первого элемента И соединен со входом режима первого регистра, второй выход триггера соединен с первым входом второго элемента И, с входом управления первого шинного формирователя и со входом записи первого блока памяти, выход второго элемента И соединен с входом режима второго регИСтра, вторые входы первого и второго элементов И соединены с установочным входом блока буферной памяти, выход первого регистра соединен с выходом второго регистра и является выходом блока буферной памяти, информационный вход первого шинного формирователя соединен с информационным входом второго шинного формирователя и является информационным входом блока буферной памяти, тактовый вход счетчика соединен с входом синхронизации первого и второго регистров и является тактовым входом блока буферной памяти.

Сравнение заявляемого технического решения с прототипом позволило установить соответствие его критерию "новизна".

Проведенные патентно-информационные исследования и анализ технических решений позволяет сделать вывод, что совокупность существенных признаков, приведенных в формуле изобретения заявляемого объекта, является новой и соответствует критерию "существенные отличия".

На фиг.1 приведена функциональная схема устройства для обработки растровых

55 изображений; на фиг.2 — то же, блока буферной памяти; на фиг.3 — то >ке, блока памяти; на фиг.4 — пример изображения до обработки; на фиг.5 — пример расположения маски

3 х 3 элемента; на фиг.6 — пример масок для эрозии изображения; на фиг,7 — пример маски подавления импульсных помех; на фиг.8 — результат обработки изображения; на фиг.9 — результат обработки изображения после подавления шума.

Устройство для обработки растровых изображений содержит входной регистр 1 (фиг.1), два блока 2 и 3 буферной памяти, девять и-входовых буферных регистров 4—

12, пдевятивходовых блоков памяти 13,,три однонаправленных шинных формирователя

14, 15 и 16, и двунаправленных шинных формирователей 17, регистр 18 состояний, два дешифратора 19 и 20, два элемента ИЛИ 21 и 22, элемент И 23. причем п выходов первого буферного регистра 4 соединены соответственно с и входами четвертого буферного регистра 7 и с первым адресным входом каждого из и блоков памяти 13, и выходов второго буферного регистра 5 соединены соответственно с и входами пятого буферного регистра 8 и со вторым адресным входом каждого из и блоков памяти 13, и выходов третьего буферного регистра 6 соединены соответственно с и входами шестого буферного регистра 9 и с третьим адресным входом каждого из и блоков памяти 13, и выходов четвертого буферного регистра 7 соединены соответственно с и входами седьмого буферного регистра 10 и с четвертым адресным входом каждого из и блоков памяти 13, и выходов пятого буферного регистра 8 соединены соответственно с и входами восьмого буферного регистра 11 и с пятым адресным входом каждого из п блоков памяти 13, и выходов шестого буферного регистра 9 соединены соответственно с и входами девятого буферного регистра 12 и с шестым адресным входом каждого из и блоков памяти 13, и выходов седьмого буферного регистра 10 соединены с седьмым адресным входом каждого из и блоков памяти 13, и выходов восьмого буферного регистра 11 соединены с восьмым адресным входом каждого из и блоков памяти 13, и выходов девятого буферного регистра 12 соединены с девятым адресным входом каждого из и блоков памяти 13, и выходов первого однонаправленного шинного формирователя 14 соединены соответственно с и входами первого буферного регистра 4, с и выходами входного регистра 1 и с и входами первого блока 2 буферной памяти, и выходов второго однонаправленного шинного формирователя 15 соединены соотаетствен1777158

50

55 но с и входами второго буферного регистра

5. с и выходами первого блока 2 буферной памяти и с п входами второго блока 3 буферной памяти, и выходов третьего однонаправленного шинного формирователя 16 соединены с и входами третьего буферного регистра 6 и с и выходами второго блока 3 буферной памяти, выход i-го (! = 1, п - 1) двунаправленного шинного формирователя

17 соединен с входом/выходом данных i-го блока памяти 13 и с (i + 1)-ым информационным входом входного регистра 1, выход и-го двунаправленного шинного формирователя

17 соединен с вход/выходом данных i-го блока памяти 13 и является выходом 29 результата устройства, а информационный вход входного регистра 1 является информационным входом 30 устройства, информационный вход второго дешифратора 20 соединен с информационным входом первого дешифратора 19 и является адресным входом 24 устройства, вход управления второго дешифратара 20 соединен с выходом первого элемента ИЛИ 21, первый вход которого является входом управления записью устройства 25, второй вход элемента

ИЛИ 21 соединен со входами управления чтением двунаправленных шинных формирователей 17 и является входом 26 управления чтением устройства, первый вход элемента И соединен с тактовым входом входного регистра 1, с тактовым входом первого и второго блоков 2 и 3 буферной памяти и является тактовым входом 24 устройства, первый выход первого дешифратора 19 соединен со входом режима регистра

18состояний, второй выход первогодешифратора 19 соединен с первым входом второго элемента ИЛИ 22 и с входами управления однонаправленных шинных формирователей 14, 15 и 16, третий выход первого дешифратора 19 соединен со входом управления записью/чтением всех и блоков памяти 13, выход первого разряда регистра

18 состояний соединен с входом установки входного регистра 1, первого и второго блоков 2 и 3 буферной памяти, выход второго разряда регистра 18 состояний соединен со вторым входом элемента И, выход которого соединен со вторым входом второго элемента ИЛИ 22, выход которого соединен со входами режима всех восьми буферных регистров 4...12, информационный вход регистра 18 состояний соединен с информационными входами всех шинных формирователей 14, 15, 16 и 17 и является входом 28 данных настройки блоков памяти устройства, вход управления первого дешифратора 19 соединен с первым входом первого элемента ИЛ И 21. вы ход второго

35 дешифратора соединен с входами управления п двунаправленных шинных формирователей 17, первый и второй блоки 2, 3 (фиг.1) буферной памяти содержат счетчик

31 (фиг.2) триггер.32, два регистра 33 и 34, два шинных формирователя 35 и 36,два элемента И43 и 44 и два блока памяти 37 и 38, выходы которых соединены соответственно с информационными входами первого и второго регистров 33 и 34, а адресные входы— с информационным выходом счетчика 31, выход переноса которого соединен со счетным входом триггера 32, информационный вход которого соединен с его первым выходом, с первым входом первого элемента

И43, со входом управления второго шинного формирователя 36 и со входом записи второго блока памяти 38, выход первого элемента И43 соединен со входом режима первогo регистра 33, второй выход триггера 32 соединен с первым входом второго элемента И 44. co входом управления первого шинного формирователя 35 и со входом записи первого блока памяти 37, выход второго элемента И44 соединен с входом режима второго регистра 34, вторые входы первого и второго элементов И 43 и 44 соединены с установочными входом блока буферной памяти, выход первого регистра 32 соединен с ,выходом второго регистра 34 и является выходом блока буферной памяти, информационный вход первого шинного формирователя 35 соединены с информационным входом второго шинного формирователя 36 и является информационным входом блока буферной памяти, тактовый вход счетчика 31 соединен с входом синхронизации первого и второго регистров 33 и

34 и является тактовым входом блока буферной памяти. Устройство работает следующим образом, Перед началом работы производится программирование блоков памяти 13. Программирование блоков памяти 13 (фиг.1) производится следующим образом. На входе 27 данных настройка блоков памяти устройства, ЭВМ (на фиг.1 не показана) выставляет данные, необходимые для записи в блоки памяти 13. На входе 25адреса устройства ЭВМ выставляет код адреса, соответствующий, например, режиму записи данных в блоки памяти 13. Затем на вход управления записью 26 устройства ЭВМ выдает сигнал записи, который через первый дешифратор 19 поступает на вход управления записью/чтением блоков памяти 13. В качестве блоков памяти 13 может использоваться, например, микросхема К132РУ8 (фиг,3) (см.Полупроводниковые БИС запоминающих устройств. Справочник В.В.Баранов и др, Радио и сязь, 1986, с.171), где в

1777158

5

15

25

40

50 качестве восьми инфоомационных входов используется восемь адресных входов микросхемы: 05, 06, 07, 04, 03. 02, 01, 17, в качестве первого входа управления — вход записи, s качестве второго — остальные адресные входы 16, 15 в качестве выхода— выход микросхемы, выводы 14, 13, 12, 11.

Данные с входа 28 данных настройки блоков памяти устройства через двунаправленные шинные формирователи 17 поступают на вход/выход блоков памяти 13.

Требуемый адрес на входах всех блоков памяти 13 выставляется при помощи регистров 4 — 12, которые программируются следующим образом, В регистр 18 состояний заносится код, обеспечивающий на его выходах первого и второго разряда логический сигнал высокого уровня. Сигнал на выходе первого разряда регистра 18 состояний устанавливает третье состояние на выходе входного регистра 1 и обоих блоков 2 и 3 буферной памяти. В качестве входного регистра 1 и буферных регистров 4 — 12 и регистра 18 состояний может быть использована микросхема К555ИР23 (Шило В. Л, Популярные цифровые микросхемы. Челябинск; Металлургия, 1989, с.176, рис.1.131, б), где в качестве информационных входов используются выводы: 3, 4, 7, 8. 13, 14, 17, 18 в качестве первого входа управления используется вывод 1, а в качестве второго—

11. Сигнал на выходе второго разряда регистра 18 состояний запрещает прохождение сигнала тактовых импульсов через элемент

И 23. На входе 28 данных настройки блоков памяти устройства ЭВМ выставляет код, необходимый для записи в регистры 10, 11 и 12.

На выходе 25 адреса устройства ЭВМ выставляет код адреса регистров 4, 5 и 6. 3атем на вход 26 управления записью ЭВМ выдает сигнал записи. который проходит через первый дешифратор 19 и со второго его выхода через элемент ИЛИ 22 поступает на входы управления регистров 4 — 12. Кроме того, этот же сигнал поступает на вход управления однонаправленных шинных формирователей 14, 15 и 16. Таким образом, данные, выставленные на входе 28 данных настройки блоков памяти устройства, проходят через однонаправленные шинные формирователи 14, 15 и 16 и заносятся в регистры 4, 5 и 6. Затем на входе 28 данных настройки блоков памяти устройства ЭВМ выставляет следующий код, необходимый для записи его в регистры 7, 5 и 9. После этого ЭВМ снова выдает сигнал записи вход

26 управления записью устройства, который поступает тем же путем на входы управления буферных регистров 4 — 12.

Данные, эапи:анные ранее в регистрь 4, 5 и 6, переписываются в регистры 7, 8 и . -:, а в регистры 4, 5 и 6 записывается новый код данных. На вход 28 данных настройки блоков памяти устройства Э BM выставляет третий код, необходимый для записи его в регистры 4, 5 и 6. По сигналу записи, поступающему на вход 26 управления записью устройства и на входы управления всех регистров 4 — 12. данные, записанные ранее в регистры 7, 8 и 9, будут переписаны в регистры 10,11 и 12, данные, записанные ранее в регистры 4. 5 и 6 будут переписаны в регистры 7, 8, 9, данные, установленные на входе 28, будут записаны в регистры 4, 5 и

6. На этом процесс программирования буферных регистров 4 — 12 заканчивается, Коды данных с выходов всех буферных регистров 4 — 12 поступают на информационные входы блоков памяти 13, где формируется требуемая адресно-пространственная конфигурация локальных масок (фиг.5, в ячейках указаны номера регистров), необходимых для конкретного алгоритма обработки иэображения. Для конкретной адресно-пространственной конфигурации в блоки памяти 13 записываются соответствующие данные через шинные формирователи 17. B этом случае на вход 26 уп равления записью устройства ЭВМ выдает сигнал "Запись", который проходит через элемент ИЛИ 21, дешифратор 20 и поступает на управляющий вход шинных формирователей 17, а на вход управления чтением двунаправленных шинных формирователей 17 — сигнал "Чтение" со входа 27 процессора морфологических операций.

B качестве шинных формирователей 14, 15, 16 и двунаправленных шинных формирователей 17 может быть использована микросхема КР580ВА86 Абрайтис Б.Б. и др.

Микропроцессоры и микропроцессорные комплекты интегральных микросхем. Справочник B2T. — Радио и связь, 1988, т.1, с.166, рис.3.79 а. Информационными входами в данном случае являются выводы 1, 2, 3, 4, 5, 6, 7, 8, выходом — выводы 19, 18, 17, 16, 15, 14, 13, 12. Для двунаправленных шинных формирователей 17 управляющим входом является вывод 9 "Третье состояние", входом управления чтением вывод 11 "Направления". Для шинных формирователей 14, 15 и 16 входом управления является вывод 9

"Третье состояние".

Обработка изображения процессором морфологических операций проводится следующим образом.

На входе 28 данных настройки блоков памяти устройства ЭВМ устанавливает код, который поступает на вход регистра 18 со1777158 стояний, На входе 26 адреса ЭВМ устанавливает код адреса регистра 18 состояний.

На вход 26 управления записью устройства

Э8М выдает сигнал "Запись", который проходит через первый дешифратор 19 и с пер-, вого его выхода поступает на вход режима регистра 18 состояний, Код, установленный в регистр 18 состояний. обеспечивает прохождение сигнала тактовых импульсов с тактового входа 24 устройства через элемент 23 И на входы режима всех буферных регистров 4 — 12. Предположим, что необходимо провести ряд операций, включающих эрозию изображения (фиг.4) на глубину к слоев и фильтрацию, т.е. обеспечить формирование остова изображения к из и. Для этого необходимо запрограммировать к блоков памяти 13 для обеспечения операции эрозии (фиг.6) и блоков памяти 13 для подавления шума (фиг.7). Ячейки маски 3 х

3 соответствуют регистрам 4 — 12 (фиг.5). На фиг.6, 7 заштрихованные ячейки соответствуют логическому сигналу высокого уровня . "1", а незаштрихованные — логическому сиг налу низкого уровня "0" (фиг.6). Таким образом, набор масок (фиг.б) предназначен для выполнения операции эрозии изображения и должен соответствовать высоким логическим уровням на первых к выходах регистров 4 — 12, все остальные варианты масок должны соответствовать низкому уровню.

Набор масок (фиг.7) предназначен для выполнения операции фильтрации и должен соответствовать низкому логическому уровню на последних выходах регистров 4 — 12 (фиг.1).

Обработка изображений (после программирования блоков памяти 13) проводится следующим образом, Сигнал изображения первой строки поступает на вход данных 30 (фиг.1) устройства и на первый вход входного регистра 1. С выхода входного регистра 1 сигнал изображения поступает на первый вход первого буферного регистра 4 и на первый вход первого блока 2 буферной памяти. Блок 2 и 4 буферной памяти, например, запрограммирован на длительность строки телевизионного сигнала. С первого выхода первого буферного регистра 4 сигнал изображения поступает на первый вход четвертого буферного регистра 7 и с его выхода на первый вход седьмого буферного регистра 10. При . поступлении на первый вход первого буферного регистра 4 сигнала изображения второй строки на первом выходе первого блока 2 буферной памяти появляется сигнал изображения первой строки и поступает на первый вход второго блока 3 буферной памяти, а также второго, пятого и восьмого

55 сорного элемента 13 (фиг.1) и изображен соответственно на фиг.8.

Первый и второй блоки 2, 3 (фиг.1) буферной памяти работают следующим образом.

Сигнал тактовых импульсов с тактового входа 24 (фиг.1) устройства поступает на вход 39 (фиг.2), на вход счетчика 31 и на входы синхронизации регистров 33 и 34.

Предположим, что счетчик 31 запрограммирован на длительность одной строки растрового изображения, тогда на его выходе переноса после первой строки изображения появляется сигнал переноса, который поступает на счетный вход триггера 32. С выхода триггера 32 логический сигнал низкого уровня поступает на вход записи блока 37 памяти. Данные сигнала изображения. поступающие со входа 40 блока буферной памяти через шинный формирователь 35 на буферных регистров 5, 8 и 11. При поступлении на первый вход первого буферного регистра 4 сигнала изображения третьей строки, на первом выходе второго блока 3 буферной памяти появляется сигнал изображения первой строки и поступает на первый вход третьего буферного регистра 6, а затем шестого и девятого буферных регистров 9 и 12. Таким образом, на первых выходах всех девяти буферных регистров 4 — 12 появляется двумерный массив данных сигнала изображения размерностью 3 х 3 элемента разложения, Затем этот двумерный массив поступает на девять входов первого блока памяти 13, где подвергается процессу сопоставления с эталонным массивом (фиг.6). Результат сопоставления с выхода первого блока памяти 13 поступает на второй вход входного регистра 1 (фиг.1), и процесс формирования двумерного массива данных изображения повторяется, но уже для сигнала, который является результатом анализа на первом этапе обработки.

Массив данных сигнала изображения на втором этапе снимается со вторых выходов всех девяти буферных регистров 4 — 12, поступает на девять входов второго блока памяти элемента 13 и подвергается процессу сопоставления с эталонными масками (фиг.6). Результат сопоставления с выхода второго блока памяти элемента 13 (фиг.1) поступает на третий вход входного регистра

1 и процесс формирования двумерного массива данных производится уже для этого сигнала. B той же последовательности производятся остальные к этапов обработки сигнала изображения, в частности, операции эрозии изображения и этапов подавления шума. Результат полной обработки снимается с выхода последнего и-го процес1777158

5

15

45

55 вход блока 37 памяти, записываются в ячейки по адресам, задаваемым счетчиком 31 в течение строки, После второй строки сигнал переноса с выхода счетчика 31 поступает на счетный вход триггера 32, С выхода триггера

32 логический сигнал высокого уровня поступает на вход записи блока 37 памяти, переводя его в режим считывания. Данные сигнала иэображения с выхода блока 37 памяти через регистр 33 поступают на выход

42 блока буферной памяти. Со второго выхода триггера 32 логический сигнал низкого уровня поступает на вход записи блока 38 памяти и на вход управления шинного формирователя 36. Данные сигнала изображения со входа 40 блока буферной памяти через шинный формирователь 36 поступают на вход блока памяти. Таким образом, при поступлении на вход данных 40 сигнала изображения второй строки, на выходе 42 появится сигнал первой строки и т,д. Установка третьего состояния на выходе блока буферной памяти обеспечивается соответствующим логическим сигналом высокого уровня, поступающим со входа 41 через элементы И 43 и 44 на входы режима регистров

33 и 34.

Внедрение предлагаемого технического решения в оборудование производства интегральных микросхем позволит увеличить производительность, а также выход годных изделий на операциях сборки интегральных микросхем.

Формула изобретения

1. Устройство для обработки растровых изображений, содержащее два блока буферной памяти и первый блок памяти, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия за счет использования конвеерных операций обработки данных и расширения функциональных воэможностей за счет расширения класса решаемых задач, в устройство введены входной регистр, девять буферных регистров, (n - 1) блоков памяти (где n — разрядность регистров), три однонаправленных шинных формирователя, и двунаправленных шинных формирователей, регистры состояний, два дешифратара, два элемента ИЛИ и элемент

И, причем и выходов первого буферного регистра соединены соответственно с и информационными входами четвертого буферного регистра и с первым адресным входом каждого из п блоков памяти. п входов второго буферного регистра соединены соответственно с и входами пятого буферного регистра и с вторым адресным входом каждого из fl блоков памяти, и выходов третьего буферного регистра соединены соответственно с и информационными входами шестого буферного регистра и -. третьим адресным входом каждого из и блоков памяти, и выходов четвертого буферного регистра соединены соответственно с и информационными входами седьмого буферного регистра и с четвертым адресным входом каждой из и блоков памяти, и выходов пятого буферного регистра соединены соответственно с и входами восьмого буферного регистра и с пятым адресным входом каждого из п блоков памяти, п выходов шестого буферного регистра соединены соответственно с и информационными входами девятого буферного регистра и с шестым адресным входом каждого иэ и блоков памяти, и выходов седьмого буферного регистра соединены соответственно с седьмым адресным входом каждого из и блоков памяти, и выходов восьмого буферного регистра соединены соответственно с восьмым адресным входом каждого из и блоков памяти, и выходов девятого буферного регистра соединены соответственно с девятым адресным входом каждого из и блоков памяти, и выходов первого однонаправленного шинного формирователя соединены соответственно с информационными входами первого буферного регистра, с и выходами входного регистра и с и информационными входами первого блока буферной памяти, и выходов второго однонаправленного шинного формирователя соединены соответственно с и информационными входами второго буферного регистра, с и выходами первого блока буферной памяти и с информационными входами второго блока буферной памяти, и выходов третьего однонаправленного шинного формирователя соединены соответственно с и информационными входами третьего буферного регистра и с и выходами второго блока буферной памяти, выход 1-го (i = 1, и - 1) двунаправленного шинного формирователя соединен с входом-выходом данных i-го блока памяти и с (i + 1)-м информационным входом входного регистра, выход и-го двунаправленного шинного формирователя соединен входом-выходом данных и-го блока памяти и является выходом результата устройства, первый информационный вход входного регистра является информационным входом устройства, информационный вход первого дешифратора соединен с информационным входом второго дешифратора и является адресным входом устройства, вход управления второго дешифратора соединен с выходом первого элемента ИЛИ, первый вход которого является входом управления записью устройства, второй вход первого элемента ИЛИ соединен с входами

1777158

16 управления чтением каждого из двунаправленных шинных формирователей и является входом управления чтением устройства, первый вход элемента И соединен с тактовым входом входного регистра, с тактовыми входами первого и второго блоков буферной памяти и является тактовым входом устройства, первый выход первого дешифратора соединен с входом режима регистра состояний, второй выход первого дешифратора соединен с первым входом второго элемента ИЛИ и с управляющими входами всех однонаправленных шинных формирователей, третий выход первого дешифратора соединен с входом управления записью-чтением всех блоков памяти, выход первого разряда регистра состояний соединен с входами установки входного регистра, первого и второго блоков буферной памяти, выход второго разряда регистра состояний соединен с вторым входом элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, выход которого соединен с входами режима всех буферных регистров, информационный вход регистра состояний соединен с информационными входами всех шинных формирователей и является входом данных настройки блоков памяти устройства, управляющий вход первого дешифратора соединен с первым входом первого элемента

ИЛИ, выход второго деш4фратора соединен с входами управления записью всех двунаправленных шинных формирователей, 2. Устройство по п.1, о т л и ч а ю щ е ес я тем, что блок буферной памяти содержит

5 счетчик, триггер, два регистра, два шинных формирователя, два элемента И и два блока памяти, выходы которых соединены соответственно с информационными входами первого и второго регистров, адресные вхо10 ды блоков памяти соединены с информационным выходом счетчика, выход переноса которого соединен со счетным входом триггера, информационный вход которого соединен с его первым выходом, с первым

15 входом первого элемента И, с входом управления второго шинного формирователя и с входом записи второго блока памяти, выход первого элемента И соединен с входом режима первого регистра, второй выход

20 триггера соединен с первым входом второго элемента И, с входом. управления первого шинного формирователя и с входом записи первого блока памяти, выход второго элемента И соединен с входом режима второго

25 регистра, выходы первого и второго регистров обьединены и соединены с выходом блока буферной памяти, тактовый вход бло-, ка соединен с входами синхронизации пер- вого и второго регистров и тактовым входом

30 счетчика, вторые входы первого и второго элементов И соединены с установочным входом блока буферной памяти.

1777158 4:. д ,4

1777158 а ос.- у,л,-, лак 7

Сй „,7 пП jtГt fп

Гттттт

Сосгавитель А. Перелыгин ! ехред M.Ìîðãåíòàë Корректор Н,Тупица

Редактор

Производственно издагельскнй,омбинат "Патент", г. Ужгород, ул.Гагарина, 101 аказ 41» I 5)ë. å Подписное

ВНИИПИ Государственного комитяга по изобретениям и открытиям при ГКНТ СССР

113035, 1Лосква, Ж-35, Раушскал наб.,4(5