Устройство сурнина для передачи и приема данных в полудуплексном режиме

 

Изобретение относится к технике связи. Цель изобретения - повышение достоверности приема. Для достижения цели в устройство введены два элемента И 37, 38 и блок 36 контроля связи. Устройство содержит приемник и передатчик широтно-импульсной манипуляции и делитель частот, управляющий режимом работ, т.е. позволяющий регулировать темп передачи данных с помощью сигналов квитирования. 2 ил.

С: Н. t:ОНЕ1r: .È õ

СОЦИАлисти Е-СКИХ

РС.- СПЧБЛИК (si>s Н 04 L 25/40

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Фиг. 7 (21) 4864407/09 (22) 06.09.90 (46) 23.11.92, Бюл. ГФ 43 (71) Коми научный центр Уральского отделения АН СССР (72) А.И.Сурнин (56) Авторское свидетельство СССР

N 1721836, кл. Н 04 1 25/40, 1989.

„„SU „„1777247А1 (54) УСТРОЙСТВО СУРНИНАДЛЯ ПЕРЕДАЧИ И ПРИЕМА ДАННЫХ В ПОЛУДУПЛЕКСНОМ РЕЖИМЕ (57) Изобретение относится к технике связи.

Цель изобретения — повышение достоверности приема. Для достижения цели в устройство введены два элемента И 37, 38 и блок 36 контроля связи. Устройство содержит приемник и передатчик широтно-импульсной манипуляции.и делитель частот, управляющий режимом работ, т.е. позволяющий регулировать темп передачи данных с помощью сигналов квитирования. 2 ил.

1777247

10

20

45

55

Изобретение относится к последовательной передаче цифровых данных в полудуплексном режиме методом широтно-импульсной манипуляции.

Известно устройство для последовательной передачи и приема данных в стандарте RS-232С (1), в котором входной параллельный код преобразовывают в последовательные импульсы одинаковой длительности. Количество импульсов и их величина определяется числом и значением передаваемых бит информации, Для синхронизации приемника с передатчиком передают дополнительные импульсы синхронизации — стартовый и стоповый; Устройство содержит первый и второй сдвиговые регистры, счетчики принятых и переданных бит, тактовый генератор, логику управления.

Недостатком известного устройства является то, что при работе в полудуплексном режиме передачу информации выполняют только после завершения приема сообщения, иначе из-за одновременной работы двух передатчиков возможно искажение принимаемой информации.

Наиболее близким по технической сущности является устройство для передачи и приема данных в полудуплексном режиме (2), содержащее последовательно соединенные усилитель, фильтр, формирователь прямоугольных импульсов, первый счетчик и первый дешифратор, последовательно соединенные тактовый генератор, второй счетчик и второй дешифратор, последовательно соединенные первый RS-триггер, второй блок задержки и первый регистр сдвига, последовательно соединенные второй RS-триггер, третий блок задер>кки и первый делитель частоты, последовательно соединенные источник информации и второй регистр сдвига, последовательно соединенные первый элемент И, третий счетчик, третий дешифратор, первый О-триггер и четвертый блок задержки, последовательно соединенные формирователь коротких импульсов, второй делитель частоты, мультиплексор и коммутатор, а также первый блок задержки, блок контроля связи и второй элемент И, первый вход и выход которого соединены соответственно с выходом тактового генератора и вторым входом второго делителя частоты, первый и второй входы потребителя информации соединены соответственно к выходам первого блока задержки и первого регистра сдвига, вторые входы второго счетчика, первого и второго

RS-триггеров, первого регистра сдвига соединены с выходом формирователя прямоугольных импульсов, второй вход первого счетчика соединен с выходом первого делителя частоты, выход коммутатора и вход усилителя соединены с линией связи, первый и второй выходы второго дешифратора соединены соответственно с первыми входами первого и второго RS-триггеров, выходстроба сопровождения данных источника информации соединен с вторыми входами третьего счетчика и второго регистра сдвига, выход которого соединен с первым управляющим входом мультиплексора, выход первого элемента И соединен с третьим входом второго регистра сдвига, выход четвертого блока задержки соединен с вторым управляющим входом мультиплексора и вторым входом первого элемента И, первый вход которого соединен с выходом мультиплексора, третий вход первого 0-триггера соединен с общей шиной, выход первого делителя частоты соединен со вторыми входами коммутатора и второго элемента И, первый и второй входы блока контроля связи соединены соответственно к выходам третьего блока задержки и тактового генератора, а выход соединен с вторым входом первого делителя частоты.

Недостатком известного устройства является низкая достоверность приема, связанная с передачей информации без подтверждения корреспондентом готовности к приему.

Целью изобретения является повышение достоверности приема.

Поставленная цель достигается тем, что в устройство для передачи и приема данных в полудуплексном режиме. содержащее последовательно соединенные усилитель, фильтр и формирователь прямоугольных импульсов, выход первого счетчика соединен с входом первого дешифратора, первый, второй и третий выходы которого соединены соответственно с первым входом элемента ИЛИ, первым входом триггера "буфер заполнен" и вторым входом элемента ИЛИ, тактовый генератор, выход которого соединен с первым входом второго счетчика, выход которого соединен с входом второго дешифратора, первый и второй выходы которого соединены соответственно с первыми входами первого и второго RSтриггеров, выход первого RS-триггера через первый блок задержки соединен с первым входом первого регистра сдвига, выход второго RS-триггера соединен с входом второго блока задержки, выход элемента ИЛИ соединен с входом третьего блока задержки, выход которого соединен с первым входом первого О-триггера, выход которого соединен с входом источника информации, первый, второй выходы которого соединены

1777247

20

30

50

Ъ соответственно с первым и вторым входами второго регистра сдвига, третий вход которого и первый вход третьего счетчика соединены с выходом первого элемента И, выход триггера "буфер заполнен" через четвертый блок задержки соединен с вторым входом первого регистра сдвига и первым входом блока потребителя информации, второй вход которого соединен с выходом первого регистра сдвига, второй выход источника информации соединен с вторым входом третьего счетчика, выход которого через третий дешифратор соединен с первым входом второго 0-триггера и вторым входом первого D-триггера, первый, второй и третий выходы первого делителя частоты соединены соответственно с первым, вторым и третьим входами мультиплексора, выход которого соединен с входом формирователя коротких импульсов и с первыми входами первого элемента И и второго делителя частоты, второй вход которого и второй вход второго D-триггера соединены с третьим выходом первого делителя частот, первый выход которого соединен с первым входом третьего RS-триггера, второй вход которого и первые входы первого делителя частот и третьего 0-триггера соединены с выходом формирователя коротких импульсов, выход третьего RS-триггера соединен с вторым входом третьего D-триггера, выход которого соединен с первым входом второго элемента И, второй вход которого соединен с выходом второго делителя частоты, третий вход которого, второй вход первого элемента И и четвертый вход мультиплексора соединены с выходом пятого блока задержки, вход которого соединен с выходом второго D-триггера, выход блока потребителя информации соединен с вторым входом триггера "буфер заполнен", а также третий делитель частот и коммутатор, введены третий, четвертый элементы И и блок контроля связи, причем выход формирователя прямоугольных импульсов соединен с первым входом первого счетчика, вторыми входами второго счетчика, первого, второго RS-триггеров и третьим входом первого регистра сдвига, выход второго блока задержки соединен с первыми входами третьего элемента И и третьего делителя частоты, второй вход которого соединен с выходом блока контроля связи, первый вход которого, первый вход четвертого элемента И, второй вход первого счет— чика, второй вход третьего элемента И и первый вход коммутатора соединены с выходом третьего делителя частоты, выход тактового генератора соединен с вторыми входами блока контроля связи и четвертого элемента И, выход которого соединен с вторым входом первого делителя частоты, выход четвертого блока задержки соединен с третьим входом третьего О-триггера, выход мультиплексора соединен с вторым входом коммутатора, выход которого соединен с входом усилителя, выход второго элемента

И соединен с пятым входом мультиплексора,шестой вход которого соединен с выходом второго регистра сдвига.

Решение обладает новизной и существенными отличиями, так как нами установлено, что нет известных технических решений, в которых бы имелись признаки, сходные с признаками, отличающими заявленное решение от известного (прототипа), а именно нет устройства дополненного третьим, четвертым элементами И и блоком контроля связи, причем выход формирователя прямоугольных импульсов соединен с первым входом первого счетчика, вторыми входами второго счетчика. первого, второго

RS-триггеров и третьим входом первого регистра сдвига, выход второго блока задержки соединен с первыми входами третьего элемента И и третьего делителя частоты, второй вход которого соединен с выходом блока контроля связи, первый вход которого, первый вход четвертого элемента И, второй вход первого счетчика, второй вход третьего элемента И и первый вход коммутатора соединены с выходом третьего делителя частоты, выход тактового генератора соединен с вторыми входами блока контроля связи и четвертого элемента И, выход которого соединен с вторым входом первого делителя частоты, выход четвертого блока задержки соединен с третьим входом третьего D-триггера, выход мультиплексора соединен с вторым входом коммутатора. выход которого соединен с входом усилителя, выход второго элемента И соединен с пятым входом мультиплексора, шестой вход которого соединен с выходом второго регистра сдвига.

На фиг. 1 представлена схема устройстВа; на фиг. 2 -форма сигналов в линии связи при передаче информации байт за байтом.

Импульсы с амплитудой А относятся к первому устройству для передачи данных, Az— к второму. Разница амплитуд связана с затуханием сигнала в линии связи.

Устройство для передачи данных в полудуплексном режиме содержит тактовый генератор 1, усилитель 2, фильтр 3, формирователь 4 прямоугольных импульсов, первый счетчик 5, первый дешифратор

6, первый регистр 7 сдвига, потребитель 8 информации, D-триггер 9 "буфер заполнен", элемент 10 ИЛИ, второй счетчик 11, второй дешифратор 12, первый и второй RS-тригге1777247 ры 13 и 14, первый, второй, третий и четвертый блоки 15, 16, 17, 18 задержки, первый делитель 19 частоты, первый D-триггер 20, первый и второй элементы 21 и 22 И. второй делитель 23 частоты, второй, регистра 24 сдвига, второй делитель 25 частоты, мультиплексор 26, источник 27 информации, пятый блок задержки 28, третий счетчик 29, третий дешифратор 30, второй D-триггер 31. третий

0-триггер 32, третий RS-триггер 33, формирователь 34.коротких импульсов, коммутатор 35, блок 36 контроля связи, третий и четвертый элементы И 37 и 38, линию связи

39.

Устройство работает следующим образом.

Делитель частоты 19 делит входную частоту от тактового генератора 1 и формирует . три серии импульсов различной длительности, поступающие на входы мультиплексора

26. 8ыбор серии импульсов и их длительность на выходе мультиплексора 26 зависит от значения сигналов на его управляющих входах. С помощью формирователя короткого импульса 34 по заднему фронту каждого импульса происходит синхронизация счетчиков делителя частоты 19 для получения импульсов со скважностью 1/2. Данные от источника информации 27 заносят параллельным кодом во второй сдвиговый регистр 24. Строб сопровождения данных устанавливает в ноль счетчик 29. Очередным задним фронтом импульса Тз с выхода делителя 19 частоты 0-триггер 31 устанавливается в состояние, разрешающее через элемент И 21 выполнение сдвига в регистре

24 и счет числа переданных бит счетчиком

29. На втором управляющем входе мультиплексора устанавливается значение сигнала, обеспечивающее формирование импульсов длительностью Т| и Т в зависимости от значения сигнала на выходе сдвигового регистра 24. После того как будут переданы все биты данных, в счетчике 29 установится код равный числу передаваемых бит сигнал с выхода дешифратора 30 устанавливает 0-триггер 31 в состояние, обеспечивающее с помощью делителя 23 частоты и элемента 22 И формирование группы импульсов синхронизации и квитирования длительностью Тз или Т1 и Тз.

Состав импульсов в группе синхронизации зависит от состояния 0-триггера 32. Для увеличения пропускной способности устройства при формировании импульса синхронизации от делителя частоты 19 синхронизируется делитель частоты 23.

Кроме того, с помощью RS-триггера 33 формируется импульс, позволяющий изменять состояние 0-триггера 32 в процессе форми5

20 принятых импульсов выполняется счетчи25

35

55 рования паузы импульса синхронизации. Тз с задержкой относительно начала цикла на время паузы импульса Т1, что также повышает пропускную способность устройства, Благодаря этому возможно прерывание процесса формирования импульса Тз.

Сброс 0-триггера 32 происходит по заднему фронту импульса с выхода мультиплексора

26 для исключения переходных процессов на выходе мультиплексора 26 из-за его коммутации в процессе формирования паузы импульса длительностью Тз.

С выхода мультиплексора 26 через коммутатор 35 импульсы поступают на линию связи 39 и вход усилителя 2. Усиленный аналоговый сигнал поступэет через фильтр 3, необходимый для защиты от высокочастотных помех, на формирователь прямоугольных импульсов 4. Измерение длительности ком 11. При поступлении импульса синхронизации на первом и втором выходах дешифратора 12, соответствующих 0,75Т2 и

0,75Тз при T> . Тг: Тз = 1; 2: 4. появляются импульсы, устанавливающие триггеры 13 и

14 в состояние "1". Сброс триггеров 13 и 14 происходит в моменты паузы между импульсами. По заднему фронту импульса синхронизации с выхода блока задержки 16 происходит переход делителя частоты 25 в инверсное состояние. При этом происходит

Прекращение подачи тактовых импульсов через элемент 38 И на делитель 19 частоты и разрыв цепи коммутатора 35, то есть, прекращение передачи данных. Одновременно выдается разрешение на счет числа принятых бит счетчику 5.

При поступлении сигнала от корреспондента с линии связи 39 происходит измерение и дифференциация поступающих импульсов счетчиком 11, дешифратором 12, триггерами 13 и 14 и последовательное занесение значения принятых бит в первый регистр 7 сдвига по заднему фронту импульсов, После того, как код в счетчике 5 будет равен числу бит в принимаемом поле информации, сигнал на соответствующем выходе дешифратора 6 изменит свое значение, что приведет к изменению состояния D-триггера 9. Сигнал с его выхода, задержанный блоком задержки 18, поступает на входы потребителя информации 8 и 0-триггера 32.

Одновременно он запрещает сдвиг в регистре 7. Задержка сигнала в блоке 18 необходима для завершения операций сдвига в регистре 7. После считывания данных потребителем 8 информации из регистра 7 сдвига D-триггер 9 устанавливается в исходное состояние.

1777247

35

50 дом первого элемента ИЛИ, первым входом 55

Далее прием ведется до поступления импульса синхронизации от корреспондента с линии связи 39. По этому импульсу происходит очередное изменение состояния делителя частоты 25, приводящее к запрещению счета числа принятых бит счетчиком

5 и установке его в ноль, подаче тактовых импульсов на делитель 19 частоты и к замыканию цепей в коммутаторе 35, то есть, к продолжению передачи данных, При отсутствии сигналов от корреспондента в течение заданного времени при начальном вхождении в связь или при нарушении связи сигнал с выхода блока контроля связи 36 поступает на установочный вход делителя частоты 25 и переводит устройство в режим передачи, Одновременно выполняется сброс счетчиков в блоке контроля 36, Готовность корреспондента на линии связи 39 определяется по числу принятых бит в поле сообщения (О, 1, 8, 9) при фикси рованном числе бит в поле данных (8). Информация о числе принятых дополнительных бит (1 или 9) заносится в

О-триггер 20 с выхода дешифратора 6 через элемент 10 ИЛИ и блок задержки 17. Запись ее в D-триггер 20 по переднему фронту выделенного импульса синхронизации с выхода блока задержки 16 происходит только в режиме приема данных, что обеспечивается наличием элемента И 37. С выхода О-триггера 20 сигнал готовности передачи поступает на вход источника 27 информации, Установка О-триггера 20 в исходное состояние происходит при записи данных из источника 27 во второй регистр 24 сдвига и сбросе в "0" третьего счетчика 29.

Таким образом, предлагаемое устройство для передачи и приема данных в полудуплексном режиме обладает более высокой достоверностью приема благодаря регулированию темпа передачи данных сигналами квинтирования, поочередно передаваемыми двумя устройствами вместе с импульсами синхронизации.

Формула изобретения

Устройство для передачи и приема данных в полудуплексном режиме, содержащее последовательно соединенные усилитель, фильтр и формирователь прямоугольных импульсов, выход первого счетчика соединен с входом первого дешифратора, первый, второй и третий выходы которого соединены соответственно с первым вхотриггера "буфер заполнен" и вторым входом элемента ИЛИ, тактовый генератор, выход которого соединен с первым входом второго счетчика, выход которого соединен с входом второго дешифратора, первый и второй

30 выходы которого соединены соответственно с первыми входами первого и второго

RS-триггеров, выход первого RS-триггера через первый блок задержки соединен с первым входом первого регистра сдвига, выход второго RS-триггера соединен с входол1 второго блока задержки, выход элемента ИЛИ соединен с входом третьего блока задержки, выход которого соединен с первым входом первого D-триггера. выход которого соединен с входом источника информации, первый, второй выходы которого соединены соответственно с первым и вторым входами второго регистра сдвига, третий вход которого и первый вход третьего счетчика соединены с выходом первого элемента И, выход триггера "буфер заполнен" через четвертый. блок задержки соединен с вторым входом первого регистра. сдвига и первым входом блока потребителя информации, второй вход которого соединен с выходом первого регистра сдвига, второй выход источника информации соединен с вторым входом третьего счетчика, выход которого через третий дешифратор соединен с первым входом второго О-триг- . гера и вторым входом первого D-триггера, первый, второй и третий выходы первого делителя частоты соединены соответственно с первым, вторым и третьим входами мультиплексора, выход которого соединен с входом формирователя коротких импульсов и с первыми входами первого элемента И и второго делителя частот, второй вход которого и второй вход второго D-триггера соединены с третьим выходом первого делителя частот, первый выход которого соединен с первым входом третьего RS-триггера,.второй вход которого и первые входы первого делителя частот и третьего D-триггера соединены с выходом формирователя коротких импульсов, выход третьего RSтриггера соединен с вторым входом третьего О-триггера, выход которого соединен с. первым входом второго элемента И, второй вход которого соединен с выходом второго делителя частоты, третий вход которого, второй вход первого элемента И и четвертый вход мультиплексора соединены с выходом пятого блока задержки, вход которого соединен с выходом второго О-триггера, выход блока потребителя информации соединен с вторым входом триггера "буфер заполнен", а также третий делитель частот и коммутатор, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности приема, введены третий, четвертый элементы И и блок контроля связи, причем выход формирователя прямоугольных импульсов соединен с первым входом первого счетчика, 1777247

Пмпутси дпнных

/йвул гы

/иавправаим

Составитель А.Сурнин

Техред M,Моргентал Корректор > Н.Кешеля

Редактор Т.Куркова

Заказ 4128 Тираж Подписное

ВНИИПИ Государгтвенного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производс|венно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина. 101 вторыми входами второго счетчика, первого. второго RS-триггеров и третьим входом первого регистра сдвига. выход второго блока задержки соединен с первыми входами третьего элемента И и третьего делителя частоты, второй вход которо о соединен с выходом блока контроля связи, первый вход которого, первый вход четвертого элемента

И, второй вход первого счетчика, второй вход третьего элемента И и первый вход коммутатора соединены,с выходом третьего делителя частоты, выход тактового генератора соединен с вторыми входами блока . контроля связи и четвертого элемента И, выход которого соединен с вторым входом первого делителя частоты, выход четвертого

5 блока задержки соединен с третьим входом третьего 0-триггера, выход мультиплексора соединен с вторым входом коммутатора, выход которого соединен с входом усилителя, выход второго элемента И соединен с пятым

10 входом мультиплексора. шестой вход которого соединен с выходом второго регистра сдвига.